数电期末试卷

数字电路考试试卷

一、填空

1．在三变量逻辑函数中，有m5m6= ，ΠM（0,1,2,3,4,5,6,7）= 。2．十进制数78的二进制数是，八进制数是；十六进制数是。

3．有一个六位D/A转换器，设满刻度输出为6.3伏，当输入数字量为101001时，输出模拟电压为。

４．ＲＯＭ地址为Ａ０～Ａ７７，输出为Ｙ０～Ｙ３，则ＲＯＭ容量为。

二．用卡诺图法化简下列函数为最简与或式。

1．F(A,B,C,D)=?m(3,5,8,9,10,12)+?d(0,1,2,13)

2．F(A,B,C,D)=（A+B+C+D）（A+B+C+D）（A+B+C+D）（B+C）

三．某组合电路有3个输入逻辑变量A、B、C和一个控制变量M。当M=1时，A、B、C中有偶数个1，电路输出为1；当M=0时，A、B、C中

有奇数个1，电路输出为1。

1．请列出真值表，写出输出函数的最简与或逻辑表达式；

2．用3-8译码器74LS138实现该电路。

四．已知JK触发器构成的电路如图所示，设Q0,Q1,Q2初态为0，试画出在CP 作用下，Q0、Q1、Q2的时序图。

五．作出下列两种情况下序列信号检测器的最简状态转换图，凡收到输入序列101时输出就为1。

1．规定检测的101序列不重叠；

2．允许检测的101序列重叠。

六．下图是由8选1数据选择器和同步4位二进制计数器74161构成的循环序列为1101001(左位在前)的序列信号发生器的部分连线图。 （1） 试完成该电路的连线； （2） 画出计数器的状态转换图

七．555定时器、计数器和集成施密特电路构成下图所示电路。 （1） 说明电路各部分的功能。

（2） 若集成施密特电路的V DD =10V ，R 1 = 100K Ω，C 1 = 0.01μF ，VT+=6.3V ，VT- =2.7V

求v 1端波形的周期T 。

（3） 74161芯片进位端C 与其CP 端脉冲的分频比是多少？ （4） 若R = 30K Ω，C = 0.01μF ，求v O 端输出脉宽T W 是多少？ （5） 画出v 1 ，74161进位端C 和v O 的波形。

10分）

C 1μF v o

CP

012701200

21A A A G Y A A A G Y G G G G ???=???=?+=

附：题中所用器件功能表：

74138（3~8译码器）：

74151 的功能表和符号如下。（15分）

555定时器：

控制电压阈值输入触发输入

放电端输出端Vo

北京邮电大学数电实验一实验报告

北京邮电大学数字电路与逻辑 设计实验 学院： 班级： 作者： 学号：

实验一 Quartus II原理图输入法设计 一、实验目的： (1)熟悉Quartus II原理图输入法进行电路设计和仿真 (2)掌握Quartus II 图形模块单元的生成与调 (3)熟悉实验板的使用 二、实验所用器材： (1)计算机 (2)直流稳压电源 (3)数字系统与逻辑设计实验开发板 三、实验任务要求 (1)用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模 块单元。 (2)用(1)中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能， 并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 (3)用3线-8线译码器（74LS138）和逻辑门设计实现函数 ,仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 四、设计思路和过程 （1）半加器的设计 半加器电路是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路。是实现两个一位二进制数的加法运算电路。数据输入AI被加数、BI加数,数据输出SO和数(半加和)、进位C0。 在数字电路设计中，最基本的方法是不管半加器是一个什么样的电路，按组合数字电路的分析方法和步骤进行。 1．列出真值表 半加器的真值表见下表。表中两个输入是加数A0和B0，输出有一个是和S0，另一个是进位C0。

2 该电路有两个输出端，属于多输出组合数字电路，电路的逻辑表达式如下函数的逻辑表达式为：SO=AI⊕BI CO=AB 所以，可以用一个两输入异或门和一个两输入与门实现。

北邮数字电路综合实验报告

数字电路综合实验报告 简易智能密码锁 一、实验课题及任务要求 设计并实现一个数字密码锁，密码锁有四位数字密码和一个确认开锁按键，密码输入正确，密码锁打开，密码输入错误进行警示。 基本要求： 1、密码设置：通过键盘进行4 位数字密码设定输入,在数码管上显示所输入数字。通过密码设置确定键（BTN 键）进行锁定。 2、开锁：在闭锁状态下，可以输入密码开锁，且每输入一位密码，在数码管上显示“-”，提示已输入密码的位数。输入四位核对密码后，按“开锁”键，若密码正确则系统开锁，若密码错误系统仍然处于闭锁状态，并用蜂鸣器或led 闪烁报警。 3、在开锁状态下，可以通过密码复位键（BTN 键）来清除密码，恢复初始密码“0000”。闭锁状态下不能清除密码。 4、用点阵显示开锁和闭锁状态。 提高要求： 1、输入密码数字由右向左依次显示，即：每输入一数字显示在最右边的数码管上,同时将先前输入的所有数字向左移动一位。 2、密码锁的密码位数（4~6 位）可调。

3、自拟其它功能。 二、系统设计 2.1系统总体框图 2.2逻辑流程图

2.3MDS图 2.4分块说明 程序主要分为6个模块：键盘模块，数码管模块，点阵模块，报警模块，防抖模块，控制模块。以下进行详细介绍。 1.键盘模块 本模块主要完成是4×4键盘扫描，然后获取其键值，并对其进行编码，从而进行按键的识别，并将相应的按键值进行显示。 键盘扫描的实现过程如下：对于4×4键盘，通常连接为4行、4列，因此要识别按键，只需要知道是哪一行和哪一列即可，为了完成这一识别过程，我们的思想是，首先固定输出高电平，在读入输出的行值时，通常高电平会被低电平拉低，当当前位置为高电平“1”时，没有按键按下，否则，如果读入的4行有一位为低电平，那么对应的该行肯定有一个按键按下，这样便可以获取到按键的行值。同理，获取列值也是如此，先输出4列为高电平，然后在输出4行为低电平，再读入列值，如果其中有哪一位为低电平，那么肯定对应的那一列有按键按下。由此可确定按键位置。

《数字电路》期末模拟试题及答案

- 1 - 一、填空题 1. PN 结具有单向导电性。正向偏置时，多子以扩散运动为主，形成正向电流；反向 偏置时，少子漂移运动，形成反向饱电流。 2. 双极型晶体三极管输出特性曲线的三个工作区是放大区、截止区、饱和区。 3. 已知三态与非门输出表达式C AB F ?=，则该三态门当控制信号C 为高电平时， 输出为高阻态。 4. 十进制数211转换成二进制数是(11010011)2；十六进制数是(D3)16。 5. 将若干片中规模集成电路计数器串联后，总的计数容量为每片计数容量的乘积。 6. 若用触发器组成某十一进制加法计数器，需要四个触发器，有五个无效状态。 7. 同步RS 触发器的特性方程为n 1n Q R S Q +=+；约束方程为RS=0 。 8. 下图所示电路中，Y 1 ＝B A Y 1=；Y 2 ＝ ；Y 3 ＝AB Y 3= 二、选择题 1. 下列函数中，是最小项表达式形式的是＿＿＿＿ c ＿＿＿＿＿。 A. Y=A+BC B. Y=ABC+ACD C. C B A C B A Y +?= D. BC A C B A Y +?= 2. 要实现n 1n Q Q =+,JK 触发器的J 、K 取值应为＿＿d ＿＿＿。 A ． J=0，K=0 B. J=0，K=1 C. J=1，K=0 D. J=1，K=1 3．数值[375]10与下列哪个数相等＿b ＿＿。 A ． [111011101]2 B. [567]8 C. [11101110]BCD D. [1F5]16 4．属于组合逻辑电路的是＿＿＿＿＿b ＿＿＿＿＿＿ A ． 触发器 B. 全加器 C. 移位寄存器 D. 计数器 5．M 进制计数器状态转换的特点是：设定初态后，每来＿c ＿＿个计数脉冲CP ，计数器重 新 B 2 B V CC Y 1

北京邮电大学数字电路实验报告

北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：

一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。

⑵由数字电路与逻辑设计理论知识可知 b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异 或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能， 并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器可以由两个半加器和一个或门构 成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表达式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)( ⑶利用全加器的逻辑表达式和半加器的逻 辑功能，实现全加器。 用3线—8线译码器（74L138）和逻辑门设计实现函数 CBA A B C A B C A B C F +++= 设计实现过程：⑴利用QuartusII 选择译码器（74L138）的图形模块

数电期末模拟题及答案

《数字电子技术》模拟题一 一、单项选择题（2×10分） 1．下列等式成立的是（ ） A 、 A ⊕1=A B 、 A ⊙0=A C 、A+AB=A D 、A+AB=B 2．函数F=(A+B+C+D)(A+B+C+D)(A+C+D)的标准与或表达式是（ ） A 、F=∑m(1,3,4,7,12) B 、F=∑m(0,4,7,12) C 、F=∑m(0,4,7,5,6,8,9,10,12,13,14,15) D 、F=∑m(1,2,3,5,6,8,9,10,11,13,14,15) 3．属于时序逻辑电路的是（ ）。 A 、寄存器 B 、ROM C 、加法器 D 、编码器 4．同步时序电路和异步时序电路比较，其差异在于后者（ ） A 、没有触发器 B 、没有统一的时钟脉冲控制 C 、没有稳定状态 D 、输出只与内部状态有关，与输入无关 5．将容量为256×4的RAM 扩展成1K ×8的RAM ，需（ ）片256×4的RAM 。 A 、 16 B 、2 C 、4 D 、8 6．在下图所示电路中，能完成01=+n Q 逻辑功能的电路有（ ） 。 A 、 B 、 C 、 D 、 7．函数F=A C+AB+B C ，无冒险的组合为（ ）。 A 、 B=C=1 B 、 A=0，B=0 C 、 A=1，C=0 D 、 B=C=O 8．存储器RAM 在运行时具有（ ）。 A 、读功能 B 、写功能 C 、读/写功能 D 、 无读/写功能 9．触发器的状态转换图如下，则它是： （ ） A 、T 触发器 B 、RS 触发器 C 、JK 触发器 D 、D 触发器 10．将三角波变换为矩形波，需选用 （ ） A 、多谐振荡器 B 、施密特触发器 C 、双稳态触发器 D 、单稳态触发器 二、判断题（1×10分） （ ）1、在二进制与十六进制的转换中，有下列关系： （1001110111110001）B =（9DF1）H （ ）2、8421码和8421BCD 码都是四位二进制代码。 （ ）3、二进制数1001和二进制代码1001都表示十进制数9。 （ ）4、TTL 与非门输入采用多发射极三极管，其目的是提高电路的开关速度。 （ ）5、OC 与非门的输出端可以并联运行，实现“线与”关系，即L=L 1+L 2 （ ）6、CMOS 门电路中输入端悬空作逻辑0使用。 （ ）7、数字电路中最基本的运算电路是加法器。 （ ）8、要改变触发器的状态，必须有CP 脉冲的配合。

2016年北邮数电实验报告

数字电路与逻辑设计 实验报告 学院：电子工程学院 班级： 姓名： 学号： 班内序号：

目录 （一）实验名称及实验任务要求 (1) （二）模块端口说明及连接图 (2) 1.1实验三(3)模块端口说明 (2) 1.2实验三(3)连接图 (2) 2.1实验四模块端口说明 (2) 2.2实验四连接图 (2) （三）原理图或VHDL代码 (3) 1.实验一(2)原理图 (3) 2.实验三(3)VHDL代码 (4) 3.实验四VHDL代码 (7) （四）仿真波形 (10) 1.实验一(2)仿真波形 (10) 2.实验三(3)仿真波形 (11) 3.实验四仿真波形 (11) （五）仿真波形分析 (11) 1.实验一(2)仿真波形分析 (11) 2.实验三(3)仿真波形分析 (11) 3.实验四仿真波形分析 (11) （六）故障及问题分析 (12) （七）总结和结论 (13)

（一）实验名称及实验任务要求 实验一 名称：QuartusII原理图输入法设计与实现 实验任务要求：EDA基础实验1（1）、（2）、（3）必做，选做VHDL 实现加法器。 实验二 名称：用VHDL设计与实现组合逻辑电路 实验任务要求：四人表决器、8421码转格雷码、数码管译码器（下载测试）。 实验三 名称：用VHDL设计与实现时序逻辑电路 实验任务要求：分频器、8421十进制计数器、将分频器/8421十进制计数器/数码管译码器3个电路进行连接并下载。 实验四 名称：用VHDL设计与实现相关电路 实验任务要求：数码管动态扫描控制器、点阵扫描控制器。

（二）模块端口说明及连接图 1.1实验三(3)模块端口说明 cp：时钟信号输入； rst：8421十进制计数器异步置位； c[6...0]：七段二极管数码管显示； cat[7...0]：数码管显示。 1.2实验三(3)连接图 2.1实验四模块端口说明 cp：时钟信号输入； rst：8421计数器异步复位； lgt[6...0]：七段二极管数码管显示； cat[7...0]：数码管显示。 2.2实验四连接图

数电期末试卷及答案(共4套)汇编

XX大学信息院《数字电子技术基础》 期终考试试题（110分钟）(第一套) 一、填空题：（每空1分，共15分） 1．逻辑函数Y AB C =+的两种标准形式分别为 （）、（）。 2．将2004个“1”异或起来得到的结果是（）。 3．半导体存储器的结构主要包含三个部分，分别是（）、（）、（）。 4．8位D/A转换器当输入数字量10000000为5v。若只有最低位为高电平，则输出电压为（）v；当输入为10001000，则输出电压为（）v。5．就逐次逼近型和双积分型两种A/D转换器而言，（）的抗干扰能力强，（）的转换速度快。 6．由555定时器构成的三种电路中，（）和（）是脉冲的整形电路。 7．与PAL相比，GAL器件有可编程的输出结构，它是通过对（）进行编程设定其（）的工作模式来实现的，而且由于采用了（）的工艺结构，可以重复编程，使它的通用性很好，使用更为方便灵活。 二、根据要求作题：（共15分） 1．将逻辑函数P=AB+AC写成“与或非”表达式，并用“集电极开路与非门” 来实现。 2．图1、2中电路均由CMOS门电路构成，写出P、Q 的表达式，并画出对应A、 B、C的P、Q波形。

三、分析图3所示电路：（10分） 1）试写出8选1数据选择器的输出函数式； 2）画出A2、A1、A0从000~111连续变化时，Y的波形图； 3）说明电路的逻辑功能。 四、设计“一位十进制数”的四舍五入电路（采用8421BCD码）。要求只设定一个输出，并画出用最少“与非门”实现的逻辑电路图。（15分） 五、已知电路及CP、A的波形如图4(a) (b)所示，设触发器的初态均为“0”，试画出输出端B和C的波形。（8分）

数电实验实验报告

数字电路实验报告

实验一 组合逻辑电路分析 一．试验用集成电路引脚图 74LS00集成电路 74LS20集成电路 四2输入与非门 双4输入与非门 二．实验内容 1.实验一 自拟表格并记录: 2.实验二 密码锁的开锁条件是：拨对密码，钥匙插入锁眼将电源接通，当两个条件同时满足时，开锁信号为“1”，将锁打开。否则，报警信号为“1”，则接通警铃。试分析密码锁的密码ABCD 是什么？ X1 2.5 V A B C D 示灯：灯亮表示“1”，灯灭表示“0” ABCD 按逻辑开关，“1”表示高电平，“0”表示低电平

ABCD 接逻辑电平开关。 最简表达式为：X1=AB ’C ’D 密码为： 1001 A B C D X1 X2 A B C D X1 X2 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 1 1 0 0 1 1 0 0 0 1 0 0 1 1 0 1 0 0 1 0 0 1 1 0 1 1 0 1 1 0 1 0 1 0 0 0 1 1 1 0 0 0 1 0 1 0 1 0 1 1 1 0 1 0 1 0 1 1 0 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 1 1 1 三.实验体会： 1.分析组合逻辑电路时，可以通过逻辑表达式，电路图和真值表之间的相互转换来到达实验所要求的目的。 2.这次试验比较简单，熟悉了一些简单的组合逻辑电路和芯片 ，和使用仿真软件来设计和构造逻辑电路来求解。 实验二 组合逻辑实验（一） 半加器和全加器 一．实验目的 1. 熟悉用门电路设计组合电路的原理和方法步骤 二．预习内容 1. 复习用门电路设计组合逻辑电路的原理和方法步骤。 2. 复习二进制数的运算。 3. 用“与非门”设计半加器的逻辑图。 4. 完成用“异或门”、“与或非”门、“与 非”门设计全加器的逻辑图。 5. 完成用“异或”门设计的3变量判奇 电路的原理图。 三．元 件参考 U1A 74LS00D U1B 74LS00D U1C 74LS00D U1D 74LS00D U2A 74LS00D U2B 74LS00D U2C 74LS00D U3A 74LS20D X1 2.5 V X2 2.5 V VCC 5V A Ｂ Ｃ D

数电期末试卷

天津理工大学考试试卷 2013～2014学年度第一学期 《高频电子线路》 期末考试 答案 课程代码： 0562010 试卷编号： 5-A 命题日期： 2013 年 11 月 5 日 答题时限： 120 分钟 考试形式：闭卷笔试 得分统计表： 大题号 总分 一 二 三 四 五 一、单项选择题（从4个备选答案中选择最适合的一项，每小题1分，共10分） 得分 1. 下图所示抽头式并联谐振回路中，接入系数为p ，则把电容C1折合到LC 回路两端后的值为 A 。 A 12C p B 11 2C p C 1pC D 11C p 2. 某丙类高频功率放大器原工作于在欠压状态，现欲调整使它工作在临界状态，可采用办法 B 。 A CC V 增加、 bm V 减小、 p R 减小

B C C V 减小、bm V 增加、p R 增加 C CC V 减小、 bm V 减小、p R 减小 D CC V 增加、 bm V 增加、 p R 增加 3. 给一个振荡器附加AFC 系统，是为了 D 。 A 尽量保持输出电平恒定； B 使振荡器的输出与参考信号完全同步（同频同相）； C 使振荡器输出的频率与参考信号频率相等，但初相位相对于参考信号初相位有一定的剩余误差； D 使振荡频率比不加时稳定。 4. 为了保证调幅波的包络能够较好地反映调制信号， C 。 A 集电极被调功率放大器和基极被调功率放大器都应工作在欠压状态 B 它们都应工作在过压状态 C 集电极被调功率放大器应工作在过压状态，另一个则应工作在欠压状态 D 基极被调功率放大器应工作在过压状态，另一个则应工作在欠压状态 5. 下面属于非线性元件特性的是 C 。 A 只有直流电阻，且阻值随静态工作点的改变而改变 B 只有动态电阻，且阻值随静态工作点的改变而改变 C 具有频率变换的作用 D 满足叠加原理 6. 某一调谐放大器，假设输入信号的频率为2MHz 、5MHz 、10MHz ，12MHz ，当谐振回路的谐振频率为10MHz 时，频率为 C 的信号在输出信号中最强。 A 2MHz B 5MHz C 10MHz D 12MHz 7. 若调制信号的频率范围为n F F -1时，用来进行标准调幅，则形成已调波的带宽为 A 。 A n F 2 B ()12F F n - C 12F D ()n f F m 12+ 8. 多级单调谐回路谐振放大器与单级单调谐回路放大器比较，叙述正确的是 C 。

北邮数电实验报告

北京邮电大学实验报告 实验名称：数字电路与逻辑设计实验报告 学院：信息与通信工程学院 班级： 姓名： 学号： 序号： 日期：

实验三:用VHDL语言设计与实现逻辑电路 一、实验内容 1. 用VHDL语言设计实现一个带异步复位的8421码十进制计数器，仿真验证其功能，并下载到实验版测试。要求用按键设定输入信号，发光二极管显示输出信号； 2.用VHDL语言设计实现一个分频系数为12，分频输出信号占空比为50%的分频器，仿真验证其功能； 3.将（1），（2）和数码管译码器3个电路进行连接，并下载到实验板显示计数结果。 二、模块端口说明及连接图 1.分频器 2. 计数器 clk: 时钟输入信号 clk: 时钟信号输入 clear: 复位信号输入 clear: 复位信号输入 clk_out: 时钟分频后的信号输出 q: 计数器的输出 3.数码管显示 b: 数码管的输入信号 seg: 译码显示输出 onoff: 数码管的输出控制

4.连接图 三、实验分析 1.设计思路 本实验将之前的分频器和计数器以及数码管显示模块组合起来，实现了单个数码管现显示0~9，每隔0.5s切换一次显示内容。 COMPONENT div_12实现了时钟分频，将50MHz的单片机晶振时钟进行分频，输出频率2HZ占空比50%的方波时钟，以此时钟作为内部时钟驱动计数器。 COMPONENT jishuqi是一个十进制计数器，NUM从“0000”到“1001”循环变化，模为10。计数器的输出传递给数码管译码显示电路。 COMPONENT seg7_1是数码管译码显示电路，将收到的信号NUM译码并控制数码管的段锁存来控制数码管的显示。 整体来看，div-12提供了分频后2Hz的时钟，驱动计数器计数，计数的结果作为数码管译码显示模块的输入，根据计数器实时的数进行数码管的显示。综合起来就实现了设计的功能。 在进行电路的连接时，可直接在代码中分成三个进程来实现，也可通过为每个模块建立符号，连接电路图来实现。 2. 具体代码如下： LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY fenpinjishu IS PORT( clear2 :IN STD_LOGIC; clk1:IN STD_LOGIC; b1:OUT STD_LOGIC_VECTOR(6 downto 0); CAT:OUT STD_LOGIC_VECTOR(7 downto 0) );

北京理工大学数电期末试卷(含答案)

课程编号：ELC06011 北京理工大学2010-2011学年第二学期 2009级数字电子技术基础B 期末试题A 卷 注：试题答案必须书写在答题纸上，在试题和草稿纸上答题无效。 班级 学号 姓名 成绩 一、（20分）填空 1．在如下门电路中，哪些输出端能够直接互连 bcde 。若输出端不能互连，为什么？ 输出都呈现低阻抗，如果相连，如果一个门工作在高电平， 一个门工作在低电平，会使两个门内部形成过电流而损坏器件67 a ） 普通TTL 门电路；b ）普通CMOS 门电路；c ）OC 门；d ）三态输出门； e ）OD 门。 2．一个4位D/A 转换器的分辨率为 1/15 1/（2^n-1） ，若参考电压V REF = 6V ，当输入码为0110时，输出电压为 6/16*(8*0+4*1+2*1+1*0)=2 V 。 3．存储容量为2K ×8位的随机存储器，地址线为 11（2的几次方就是十几根） 根，数据线为 8 根；若用1K ×4位的RAM 来实现上述存储容量，需要 4 片。 4．A/D 转换器一般需要经过采样、保持、 量化 、 编码 4个过程。 5．单稳态触发器输出脉冲的频率取决于 ，输出脉冲的宽度取决于 。 6．施密特触发器有 2 个稳定状态，单稳态触发器有 1 个稳定状态，多谐振荡器 0 个稳定状态。 7．ROM 设计的组合逻辑电路如图T1所示，写出逻辑函数0Y 和1Y 的表达式。 0Y = ∑(m1,m2,m6) ，1Y = ∑(m0,m1,m5) 。

A B 0Y 1 Y C 图T1 二、（10分） 将下列各式化简为最简与或式，方法不限。 1．CD D AC ABC C A F 1+++ = 2．CD B BCD A C B A D C AB F 2+++=，约束条件： 答案略 三、（10分） 已知图T3中（a ） （b ）（c ）为TTL 门电路，（d ）（e ）为CMOS 门电路，分别写出各电路的输出状态（0或1或高阻）或输出表达式。 V 1 Y A B C D 2 V 3 Y V 0 （a ） 高电平 VL 代表低电平（b ）cmos ，ABCD （c ）高阻 4 Y A B 1 5 Y IH V （d ） CMOS 高阻 （e ）高电平 图T3 四、（10分）

北邮数电实验分析报告-信息

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数字电路与逻辑设计实验 姓名*** 学院信息与通信工程学院 专业信息工程 班级*** 学号**** 班内序号***

实验一 一、实验名称和实验任务要求 1.实验内容：QuartusII原理图输入法设计与实现。 2.实验目的： （1）熟悉用QuartusII原理图输入法进行电路设计和仿真。 （2）掌握QuartusII图形模块单元的生成与调用。 （3）熟悉实验板的使用。 3.实验任务要求： （1）用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图像模块。 （2）用实验内容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板上测试。要求用拨码开关设定输入信 号，发光二极管显示输出信号。 （3）用3线—8线译码器（74LS138）和逻辑门实现函数 F=(/)(/)(/)+(/)(/)+(/)(/)+，仿真验证其功能，并下载到实 验板测试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 二、原理图 半加器模块和逻辑门设计实现的全加器： 三、仿真波形图及分析 电路实现了全加器的功能。全加器是实现两个1位二进制数及低位来的进位相加求得和数及向高位进位的逻辑电路。由其原理可得逻辑表达式：sum=ain⊕bin⊕cin

cout = （ain⊕bin）cin + ain*bin。 列出真值表： 输入输出 ain bin cin cout sum 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 仿真波形对比真值表，可以看出波形图与理论值完全符合。 四、故障及问题分析 1、问题：按照逻辑表达式连接了全加器电路后，仿真波形很乱。 解决方法：思考后知道了应该把输入信号依次设成2的n次方，这样的仿真波形清楚容易分析。 2、问题：把代码下载到板子上的过程中，进行到37%的时候停了，等了2分钟 也没继续下载。 解决方法：再次重连USB尝试下载，手紧握着接线口，下载成功了，分析可能是接线口接触不好。 实验二 一、实验名称和实验任务要求 1.实验内容：用VHDL设计与实现组合逻辑电路。 2.实验目的： （1）熟悉用VHDL语言设计组合逻辑电路的方法。 （2）熟悉用QuartusII文本输入法进行电路设计。 3.实验任务要求： （1）用VHDL语言设计实现一个4位二进制奇校验器，输入奇数个‘1’时，输出为‘1’，否则输出‘0’，仿真验证其功能，并下载到实验板测 试。要求用拨码开关设定输入信号，发光二极管显示输出信号。 （2）用VHDL语言设计实现一个8421码转换为余3码的代码转换器，仿真验证其功能，并下载到实验板测试。要求用拨码开关设定输入信号， 发光二极管显示输出信号。

北邮-数电实验报告

北邮-数电实验报告

数字电路实验报告 学院：信息与通信工程 专业：信息工程 班级：2013211125 学号：2013210681 姓名：袁普

②：仿真波形图以及分析 波形图： 波形分析：通过分析ab ci三个输入在8中不同组合下的输出，发现与全加器的真值表吻合，说明实现了全加器的逻辑功能。同时看见波形中出现了毛刺（冒险），这也与事实一致。 ③：故障及问题分析 第一次在做全加器的时候发现找不到已经生成的半加器模块，后来发现是因为在建立工程时这两个项目没有建在同一个文件夹里，在调用的时候就找不到。后来我将全加器工程建在同一个文件夹里解决了此问题。

实验二：用VHDL设计和实现组合逻辑电路 一：实验要求 ①：用VHDL设计一个8421码转换为格雷码的代码转换器，仿真验证其功能。 ②：用VHDL设计一个4位二进制奇校验器，要求在为奇数个1时输出为1，偶数个1时输出为0，仿真验证其功能。 ③：用VHDL设计一个数码管译码器，仿真验证其功能，下载到实验板测试，要求用拨码开关设定输入信号，数码管显示输出信号，并且只使一个数码管有显示，其余为熄灭状态。 二：故障及问题分析 在刚开始实现让一个数码管显示的时候，我本来准备再设置6个输入和输出，通过实验板上的拨码来输入信息分别控制不同的数码管的的开闭状态，但是后来发现这样效率很低而且实验板上的拨码开关数量根本不够。在老师的提醒下，我最终在VHDL里直接增加了一个向量输出”011111”来直接控制cat0~5六个管脚，从而达到了实验的要求。

实验三：用VHDL设计和实现时序逻辑电路 一：实验要求 ①：用VHDL语言设计实现一个8421十进制计数器，要求有高电平复位功能，仿真验证其功能。 ②：用VHDL语言设计实现一个分频系数为12，输出为占空比50%方波的分频器，有高电平复位功能，仿真验证其功能。 ③：将（1），（2）和数码管译码器三个电路进行连接，仿真验证其功能，并下载到实验板进行测试，要求第三个数码管显示数字。二：报告内容 ①实验三（3）模块端口说明及模块代码 模块一：div12为一个有高电平复位功能的分频系数为12的分屏器，其输出是一个占空比50%的方波。此模块输入连接一个时钟输入，即可在输出端得到一个周期更大的方波输出。 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity div12 is port( clear,clk:in std_logic; clk_out:out std_logic ); end div12; architecture struct of div12 is signal temp:integer range 0 to 5; signal clktmp:std_logic; begin process(clk,clear) begin if(clear='1') then

电子技术基础数字部分期末试卷

电子技术基础数字部分期末试卷 姓名 学号 成绩 一、填空题（每空1分，共15分） 1、组合电路没有 记忆 功能，因此，它是由 门电路 组成。 2、将BCD 码翻译成十个对应输出信号的电路称为二十进制译码器，它有 4 个 输入端， 10 输出端。 3、 下图所示电路中，()C B A Y 1⊕=；B A Y 2+=；=+=? +?=B A B A AB A AB B Y 3。 4、二进制数A=1011010；B=10111，则A-B=n Q R S +（1000011）20RS =。 5、判断图1.5电路, b 是组合电路的框图, a 是时序电路的框图。从中可以看 出，时序电路与组合电路相比，在电路结构上的特点是 时序电路有记忆元件，由存储电路构成，组合电路无记忆元件，由门电路构成。 6、一个逻辑函数除了用函数式、真值表和逻辑图之外，还有二种表示方法，它们是 卡诺 图， 波形图。 二、选择题（每题3分，共15分） A 1 B Y 2 A B C Y 1 A B Y 3

1、以下式子中不正确的是（ C ） a ．1?A ＝A b ．A ＋A=A c ．B A B A +=+ d ．1＋A ＝1 2、下列说法不正确的是（ C ） a ．集电极开路的门称为OC 门 b ．三态门输出端有可能出现三种状态（高阻态、高电平、低电平） c ．OC 门输出端直接连接可以实现正逻辑的线或运算 d 利用三态门电路可实现双向传输 3、电路如下图（图中为下降沿Jk 触发器），触发器当前状态Q 3 Q 2 Q 1为“011”，请问时钟作用下，触发器下一状态为（ B ） a ．“110” b ．“100” c ．“010” d ．“000” 4、以下错误的是（ B ） a ．数字比较器可以比较数字大小 b ．实现两个一位二进制数相加的电路叫全加器 c ．实现两个一位二进制数和来自低位的进位相加的电路叫全加器 d ．编码器可分为普通全加器和优先编码器 5、下列描述不正确的是（ B ） a ．EEPROM 具有数据长期保存的功能且比EPROM 使用方便 b ．集成二—十进制计数器和集成二进制计数器均可方便扩展。 c ．将移位寄存器首尾相连可构成环形计数器 d ．上面描述至少有一个不正确 三、证明或化简下列函数（每小题5分，共15分） 1、证明 C AC C AB C B A =++ 证明：

北邮大二下数电实验报告

邮电大学 数字电路与逻辑设计实验 学院： 班级： ： 学号： 班序号：

实验一 一、实验名称 Quartus II 原理图输出法设计 （一）半加器 二、实验任务要求 用逻辑门设计实现一个半加器，仿真验证其功能，并生成新的半加器图形模块单元。 三、设计思路和过程 ◎设计思路 半加器电路是指对两个输入数据位进行加法，输出一个结果位和进位，不产生进位输入的加法器电路，是实现两个一位二进制数的加法运算电路。 数据输入：被加数AI、加数BI 数据输出：半加和SO、进位CO ◎设计过程 (1)列出真值表

01 1 0 10 1 0 110 1 *表中两个输入是加数AI和BI，输出有一个是和SO，另一个是进位CO。(2)根据真值表写出输出逻辑表达式 该电路有两个输出端，属于多输出组合数字电路，电路的逻辑表达式如下： AI =。所以，可以用一个两输入异或门和一个两输入与门CO? SO⊕ BI AI =,BI 实现。 ◎实验原理图 四、仿真波形图及分析

根据仿真波形对比半加器真值表，可以确定电路实现了半加器的功能。但我们也可以发现输出SO出现了静态功能冒险，要消除该冒险可以加入相应的选通脉冲。 （二）全加器 二、实验任务要求 用实验容1中生成的半加器模块和逻辑门设计实现一个全加器，仿真验证其功能，并下载到实验板测试，要求用拨码开关设定输入信号，发光二极管显示输出信号。 三、设计思路和过程 ◎设计思路 全加器与半加器的区别在于全加器有一个低进位CI，从外部特性来看，它

是一个三输入两输出的器件。 ◎设计过程 (1)全加器的真值表如下 *其中AI 为被加数，BI 为加数，CI 为相邻低位来的进位数。输出本位和为SO ，向相邻高位进位数为CO 。 (2)根据真值表写出逻辑表达式： CI BI AI SO ⊕⊕=,BI AI CI BI AI CO ?+?⊕=)( 根据逻辑表达式，可以知道只要在半加器的基础上再加入一个异或门、一个两输入与门和两输入或门即可实现全加器。 ◎实验原理图

北邮数电综合实验电子沙漏的设计与实现

北京邮电大学数电综合实验报告 实验名称：电子沙漏的设计与实现 学院：信息与通信工程学院 姓名： 班级： 学号： 班内序号：

一、实验设计的基本要求 沙漏是一种古老的计时工具，也是一种玩具。电子沙漏用发光二极管表示沙粒，模拟沙漏的运动过程。电子沙漏会像真正的沙漏一样，上部的沙粒（点亮的发光二极管）一粒一粒往下掉，下部的沙粒一粒一粒堆起来。 1、采用 8*8 双色点阵显示电子沙漏的开机界面,如图 2 所示。其中红色 LED 代表沙漏的上半部分沙粒 VD0~VD15,绿色 LED 代表沙漏的下半部分 VD0'~VD15'。 2、用拨码开关 SW1 模拟重力感应器。当 SW1 为低电平时,沙粒从VD0~VD15 向 VD0'~VD15'移动;当 SW1 为高电平时,沙粒从 VD0'~VD15'向 VD0~VD15 移动。 3、按键 BTN0 作为计时启动停止按键,启动后沙粒即可按照 SW1 设定的方向移动, 以 SW1 为低电平时为例,LED 移动的顺序与对应关

系如图 3 的1~16所示(若 SW1 为高电平,则点阵显示移动顺序为 16~1)。每颗沙粒的移动时间为 1 秒,当移动到图 3 的16时,若 SW1 仍为低电平,则保持沙粒不动,但计时继续,直到 SW1 的电平发生变化或者 BTN0 计时停止。

4、设计实现一个 60 秒计时器,当按键 BTN0 启动时开始工作,用于在沙粒移动过程中进行计时校准,并用数码管 DISP0~DISP1 显示计时结果。 提高要求: 1、可以调节控制电子沙漏的流动速度。? 2、用多种方式呈现电子沙漏界面。? 3、自行设定沙粒的移动路径,显示每颗沙粒的移动过程。 4、外接重力感应器,实现真实的电子沙漏功能。? 5、自拟其它功能。 二、系统设计 1、设计思路 实验比较复杂，故采用分模块设计的思想，将模块分为了分频模块、控制模块、数码管显示模块、8*8点阵显示模块。 由于本实验需要用BTN0按键来控制时间和沙漏的开始运行以及时间的暂停功能，故需要检测输入，此时就要用到防抖模块，防止在按下按键时有多个上升沿产生导致开关并不能完美的发挥作用。 控制模块是用来实现具体的操作的，通过对按下BTN0按键的次数统计，将其分为奇数与偶数两种情况，在奇数时使功能正常运行，在统计为偶数时使时间暂停，以此来实现对此系统的控制。

数电期末试卷

数字电路考试试卷 一、填空 1．在三变量逻辑函数中，有m 5m 6= ，ΠM （0,1,2,3,4,5,6,7）= 。 2．十进制数78的二进制数是 ，八进制数是 ；十六进制数是 。 3．有一个六位D/A 转换器，设满刻度输出为6.3伏，当输入数字量为101001时，输出模拟电压为 。 ４．ＲＯＭ地址为Ａ０～Ａ７７，输出为Ｙ０～Ｙ３，则ＲＯＭ容量为 。 二．用卡诺图法化简下列函数为最简与或式。 1．F(A,B,C,D)=∑m(3,5,8,9,10,12)+∑d(0,1,2,13) 2．F(A,B,C,D)=（A+B+C+D ）（A+B+C+D ）（A+B+C+D ）（B+C ） 三．某组合电路有3个输入逻辑变量A 、B 、C 和一个控制变量M 。当M=1 时，A 、B 、C 中有偶数个1，电路输出为1；当M=0时，A 、B 、C 中 有奇数个1，电路输出为1。 1．请列出真值表，写出输出函数的最简与或逻辑表达式； 2．用3-8译码器74LS138实现该电路。 四． 已知JK 触发器构成的电路如图所示，设Q 0,Q 1,Q 2初态为0，试画出在CP 作用下，Q 0、Q 1、Q 2的时序图。 五．作出下列两种情况下序列信号检测器的最简状态转换图，凡收到输入序列101时输出就为1。

1．规定检测的101序列不重叠； 2．允许检测的101序列重叠。 六．下图是由8选1数据选择器和同步4位二进制计数器74161构成的循环序列为1101001(左位在前)的序列信号发生器的部分连线图。 （1） 试完成该电路的连线； （2） 画出计数器的状态转换图 七．555定时器、计数器和集成施密特电路构成下图所示电路。 （1）说明电路各部分的功能。 （2）若集成施密特电路的V DD =10V ，R 1 = 100K Ω，C 1 = 0.01μF ，VT+=6.3V ，VT- =2.7V 求v 1端波形的周期T 。 （3）74161芯片进位端C 与其CP 端脉冲的分频比是多少？ （4）若R = 30K Ω，C = 0.01μF ，求v O 端输出脉宽T W 是多少？ （5）画出v 1 ，74161进位端C 和v O 的波形。 C 1μF v o

北京邮电大学数字电路实验报告

北京邮电大学数字电路实验报告

北京邮电大学 数字电路与逻辑设计实验 实验报告 实验名称：QuartusII原理图输入 法设计与实现 学院：北京邮电大学 班级： 姓名： 学号：

一．实验名称和实验任务要求 实验名称：QuartusII原理图输入法设计与实现 实验目的：⑴熟悉用QuartusII原理图输入法进行电路设计和仿真。 ⑵掌握QuartusII图形模块单元的生成与调用； ⑶熟悉实验板的使用。 实验任务要求：⑴掌握QuartusII的基础上，利用QuartusII用逻辑 门设计实现一个半加器，生成新的半加器图像模 块。 ⑵用实验内容（1）中生成的半加器模块以及逻辑门 实现一个全加器，仿真验证其功能，并能下载到实 验板上进行测试，要求用拨码开关设定输入信号， 发光二级管显示输出信号。 ⑶用3线—8线译码器（74L138）和逻辑门实现要求 的函数：CBA F+ C + =,仿真验证其 + B C B A A A B C 功能，，并能下载到实验板上进行测试，要求用拨 码开关设定输入信号，发光二级管显示输出信号。二．设计思路和过程 半加器的设计实现过程：⑴半加器的应有两个输入值，两个输出值。 a表示加数，b表示被加数，s表示半加和， co表示向高位的进位。

⑵由数字电路与逻辑设计理论知识可知b a s ⊕=;b a co ?= 选择两个逻辑门：异或门和与门。a,b 为异或门和与门的输入，S 为异或门的输出，C 为与门的输出。 (3)利用QuartusII 仿真实现其逻辑功能，并生成新的半加器图形模块单元。 (4)下载到电路板，并检验是否正确。 全加器的设计实现过程：⑴全加器能够由两个半加器和一个或门构成。全加器有三个输入值a,b,ci ，两个输 出值s,co ：a 为被加数，b 为加数，ci 为低 位向高位的进位。 ⑵全加器的逻辑表 示式为： c b a s ⊕⊕= b a ci b a co ?+?⊕=)(

数字电子技术基础期末试题及答案

数字电子技术基础期末 试题及答案 Company number：【WTUT-WT88Y-W8BBGB-BWYTT-19998】

一、填空题：（每空1分，共16分） 1．逻辑函数有四种表示方法，它们分别是（真值表）、（ 逻辑图 ）、（ 逻辑表达式 ）和（ 卡诺图 ）。 2．将2004个“1”异或起来得到的结果是（ 0 ）。 3．目前我们所学的双极型集成电路和单极型集成电路的典型电路分别是（ TTL ）电路和（ CMOS ）电路。 4．施密特触发器有（ 两 ）个稳定状态.，多谐振荡器有（ 0 ）个稳定状态。 5．已知Intel2114是1K* 4位的RAM 集成电路芯片，它有地址线（ 10 ）条，数据线（ 4 ）条。 6．已知被转换的信号的上限截止频率为10kHz ，则A/D 转换器的采样频率应高于（ 20 ）kHz ；完成一次转换所用的时间应小于（ 50 ）。 7．GAL 器件的全称是（ 通用阵列逻辑 ），与PAL 相比，它的输出电路是通过编程设定其（ 输出逻辑宏单元 ）的工作模式来实现的，而且由于采用了（ E 2CMOS ）的工艺结构，可以重复编程，使用更为方便灵活。 二、根据要求作题：（共16分） 1． 试画出用反相器和集电极开路与非门实现逻辑函数 C B AB Y +=。 解：1． 2、图1、2中电路由TTL 门电路构成，图3由 CMOS 门电路构 成，试分别写出F1、F2、F3的表 达式。 F C F B A F = =+=321; ;解：．2. 三、已知电路及输入波形如图4（a ）（b ）所示，其中FF1是D 锁存器，FF2是维持-阻塞D 触发器，根据CP 和D 的输入波形画出Q1和Q2的输出波形。设触发器的初始状态均为0。 （8分） 解： R ＋