基于FPGA的四路抢答器的Verilog HDL代码

module

qiangda4(clk,clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4,Led1,Led2,Led3,B uzzer);

// 开始声明各个端口

//输入口

input clk,clr,inputEn,add,stu,inputL1,inputL2,inputL3,inputL4;

//输出口

output [0:7] Led1; //倒计时时使用的LED控制端

output [0:7] Led2; //数码管控制端

output [0:7] Led3; //分数显示数码管控制端

output Buzzer; //蜂鸣器

//各个寄存器变量声明

reg [0:7] Led1;

reg [0:7] Led2;

reg [0:7] Led3;

reg cnt=32'b0;

reg Buzzer;

reg score=4’hf;//分数显示寄存器

//配置寄存器,EnFlat是表明开始抢答的标志位

reg EnFlat=1'b0;

//BuClk是蜂鸣器的标志位

reg BuClk=1'b0;

//BuL是做蜂鸣器的延时用

reg [0:7]BuL=8'd0;

//抢答选手标志位

reg answer=3’d0;

//各组分数标志位

reg score1=4’d5;

reg score2=4’d5;

reg score3=4’d5;

reg score4=4’d5;

//------------初始化模块---------------

always @ (posedge clk)//捕捉时钟

begin

//初始化各按键并开始抢答

begin

if(inputEn==1'b0)

begin

//初始化各个标志位和参数

EnFlat=1'b1;

//倒计时开始时8个Led灯全亮

Led1=8'b11111111;

//组号显示静态数码管(数码管为共阳极)的控制端,有8位Led2=8'b11111111;

//分数显示数码管控制端

Led3=8'b11111111;

//蜂鸣器标志位

BuClk=1'b0;

//蜂鸣器的控制管脚,低电平为发声音

Buzzer=1'b1;

end

end

//--------抢答模块-------

begin

if(EnFlat==1'b1)

begin

//如果按键1按下

if(inputL1==1'b0)

begin

//禁止其他选手抢答

EnFlat=1'b0;

//选手标志位改变，用于加减分数模块

answer=3’d1;

//静态数码管显示序号'1' ，及显示选手对应的组号

Led2=8'hf9;

//指示蜂鸣器发声

BuClk=1'b1;

end

//如果按键2按下

else if(inputL2==1'b0)

begin

//禁止其他选手抢答

EnFlat=1'b0;

answer=3’d2;

Led2=8'ha4;

BuClk=1'b1;

end

//如果按键3按下

else if(inputL3==1'b0)

begin

//禁止其他选手抢答

EnFlat=1'b0;

answer=3’d3;

Led2=8'hb0;

BuClk=1'b1;

end

//如果按键4按下

else if(inputL4==1'b0)

begin

//禁止其他选手抢答

EnFlat=1'b0;

answer=3’d4;

Led2=8'h99;

BuClk=1'b1;

end

end

end

//-------------------加减分数模块----------------

//第一组加减分

if(answer ==3’d1)

begin

if(add)

score1=score1+1;

//当主持人判定选手的回答正确时，按下add键进行加分操作else

if(stu)

score1=score1-1;

//当主持人判定选手的回答错误时，按下stu键进行减分操作

score=score1;//把第一组的分数赋值给分数寄存器

end

//第二组加减分

if(answer ==3’d2)

begin

if(add)

score2=score2+1;

//当主持人判定选手的回答正确时，按下add键进行加分操作else

if(stu)

score2=score2-1;

//当主持人判定选手的回答错误时，按下stu键进行减分操作

score=score2;

end

//第三组加减分

if(answer ==3’d3)

begin

if(add)

score3=score3+1;

//当主持人判定选手的回答正确时，按下add键进行加分操作

else

if(stu)

score3=score3-1;

//当主持人判定选手的回答错误时，按下stu键进行减分操作

score=score3;

end

//第四组加减分

if(answer ==3’d4)

begin

if(add)

score4=score4+1;

//当主持人判定选手的回答正确时，按下add键进行加分操作else

if(stu)

score4=score4-1;

//当主持人判定选手的回答错误时，按下stu键进行减分操作

score=score4;

end

//-----------------倒计时模块--------------------

begin

if(EnFlat==1'b1)

begin

if(cnt!=32'd4*******)//计时实现1HZ分频

cnt=cnt+32'd1;

else

begin

cnt=32'd0;

Led1=8'b11111111<<1'b1;//Led1左移一个单位，实现一秒的倒计时

end

end

if(Led1==8'b0)//倒计时结束还没有按键按下，则抢答停止且蜂鸣器响EnFlat=1'b0;

BuClk=1'b1;

end

//----------蜂鸣器模块-----------------

//当蜂鸣器标志位置1时

//进入此蜂鸣器处理程序

begin

if(BuClk==1'b1)

begin

//蜂鸣器发声

Buzzer=1'b0;

//延时变量加1

BuL = BuL + 8'd1;

//当到达延时的时间时关掉蜂鸣器

if(BuL==8'd255)

begin

//延时变量复位

BuL=8'd0;

//蜂鸣器标志位复位

BuClk=1'b0;

//蜂鸣器停掉

Buzzer=1'b1;

end

end

end

//-------------重置模块----------------

//按下clr键以后各组参数重置，整个比赛重新开始

if(clr)

begin

//重置各个标志位和参数

EnFlat=1'b1;

//重置时8个Led灯全亮

Led1=8'b11111111;

//选手号静态数码管的控制端,有8位

Led2=8'b11111111;

//选手分数显示数码管重置

Led3=8'b11111111;

//蜂鸣器标志位重置

BuClk=1'b0;

//蜂鸣器的控制管脚重置,低电平为发声音

Buzzer=1'b1;

//各组分数重置

score1=4’d5;

score2=4’d5;

score3=4’d5;

score4=4’d5;

//分数显示寄存器重置

answer=8’hff;

end

//-----------数码显示模块------------

begin

case(score)

4'h0: Led3 = 8'hc0; //显示0

4'h1: Led3 = 8'hf9; //显示1

4'h2: Led3 = 8'ha4; //显示2

4'h3: Led3 = 8'hb0; //显示3

4'h4: Led3 = 8'h99; //显示4

4'h5: Led3 = 8'h92; //显示5

4'h6: Led3 = 8'h82; //显示6

4'h7: Led3 = 8'hf8; //显示7

4'h8: Led3 = 8'h80; //显示8

4'h9: Led3 = 8'h90; //显示9

4'ha: Led3 = 8'hbf; //显示-

default:Led3 = 8'hff; //不显示endcase

end

end

endmodule

抢答器(-Verilog-HDL实现)

抢答器(-Verilog-HDL实现)

桂林电子科技大学信息科技学院《EDA技术与应用》实训报告 学号0952100110 姓名赵万里 指导教师：江国强杨艺敏 2011年04月20日

实训题目：智能电子抢答器 1.系统设计 1.1 设计要求 1.1.1 设计任务 设计并制作一台智能电子抢答器。 1.1.2 技术要求 ①用EDA实训仪的I/O设备和PLD芯片实现智能电子抢答器的设计。 ②智能电子抢答器可容纳4组参赛者抢答，每组设一个抢答钮。 ③电路具有第一抢答信号的鉴别和锁存功能。在主持人将复位按钮按下后开始抢答，并用EDA实训仪上的八段数码管显示抢答者的序号，同时扬声器发出“嘟嘟”的响声，并维持3秒钟，此时电路自锁，不再接受其他选手的抢答信号。 ④设计一个计分电路，每组在开始时设置为100分，抢答后由主持人计分，答对一次加10分，答错一次减10分。 ⑤设计一个犯规电路，对提前抢答和超时抢答者鸣喇叭示警，并显示犯规的组别序号。 1.2 方案比较 (1) 设计制作一个可容纳四组参赛者的数字智力抢答器，每组设置一个抢答按钮。 (2) 电路具有第一抢答信号的鉴别和锁存功能。在主持人按下复位按钮后，若参加者按抢答开关，则该组指示灯亮。此时，电路应具备自锁功能，使别组的抢答开关不起作用。

（3）自锁后，用八段数码管显示抢答者的序号，同时指示灯亮。(4) 设置计分电路。每组在开始时预置成100，抢答后由主持人计分，答对一次加10，否则减10分。 （5）电路具有淘汰功能，当每组的100分减少到0时，该组被淘汰，以后每次抢答，该组抢答按钮都无效。 1.3 方案论证 1.3.1 总体思路 总体分为四部分：倒计时模块、计分模块、抢答模块和分屏显示模块。 倒计时模块用一个20000000分频。产生一个进位，连接一个30的减法计数器构成。 计分模块中分为两部分，一部分用于计分，另一部分用于处理计数器的进制问题，当加到A时自动向前进位，并且把A变为0。当减少到F时，向前借位，并且把F变为9。这就实现了把十六进制变成一般用的十进制。 抢答模块分两部分，复位模块和抢答模块，每次抢答都要初始化按键。抢答模块又分为误抢，无人抢答和正确抢答。每次抢答，当有一组按下抢答，立即锁定，亮相应的分数和组号，并且亮起各种抢答所对应的灯信号。（即所要求的蜂鸣器） 分屏显示模块中用每次抢答的组号作为输入，当抢答后立即换屏显示其组号分数。 1.3.2 设计方案 （1）根据设计要求需要一个时钟的接入端clk，清除端clrn，使倒

Director 疑难解答

Director 疑难解答 01. 如何制作一个放映机(projector)可以在不同分辨率下播放？ [A] 加入下列语句： on prepareMovie (the stage).rect = (the desktopRectList)[1] (the stage).drawRect = (the desktopRectList)[1] end 注意，这个语句是通过放大或缩小舞台来达到效果的，所以会有变形。 02. 如何导入photoshop的图层？ [A] Director7.0以后的版本你可以通过Medialab公司的Photocaster Xtra来实现。 03. 在程序中如何导入图片而不失去图片周围的白色部份？ [A] 通过指定图片的trim whitespace属性可以实现： m = new(#bitmap) m.trimWhiteSpace = 0 m.filename = the moviePath & ‘‘file.bmp‘‘ m.media = m.media 04. 如何得到全局变量列表？ [A] 在messages的窗口中，你可以输入showGlobals来显示所有的全局变量。以下的代码也可以显示所有的全局变量： repeat with x = 1 to (the globals).count put (the globals).getPropAt(x) & ‘‘= ‘‘& (the globals)[x] end repeat 05. 如何播放mpeg文件？ [A] 有一系列的方法，不能说哪一种更好，并且在pc机和mac机上是不一样的，下面是四种常见的方法： 1. 用一个xtra。这种方法用起来简单，且也有好的产品支持，但大多不能跨平台使用。当然，这是需要购买的。 2. 使用ActiveX控件。这只能在pc机上用，相对xtra而言会有更多的限制，但它是免费的，且与标准playback能够很好的集成。

八路抢答器课程设计

电子技术 课程设计 题目：八路抢答器的设计 学院（系): 专业班级：电子132 学生姓名：学生学号：13446413 指导教师： 设计时间：2015年6 月22日 2015年7月15日

电子技术课程设计任务书2 学院电子（怀）132 班同学：

计算机教研室指导教师_

目录 摘要-------------------------------------------------------------------------------------1 1八路抢答器-----------------------------------------------------------------------------------------2 1.1前言------------------------------------------------------------------------------------------------2 1.2八路抢答器功能-----------------------------------------2 2系统的组成及工作原理--------------------------------------2 2.1系统组成框图--------------------------------------------------------------------------------- 3 2.2系统的工作原理------------------------------------------------------------------------------ 3 3电路设计--------------------------------------------------- 4 3.1方案的选择------------------------------------------------------------------------------------ 4 3.1.1方案一---------------------------------------------------------------------------------------4 3.1.2方案二---------------------------------------------------------------------------------------5 3.1.3方案的选择---------------------------------------------------------------------------------5 3.2单元电路的设计------------------------------------------------------------------------------ 5 3.2.1抢答电路的设计---------------------------------------------------------------------------5 3.2.2定时电路的设计-------------------------------------------------------------------------11 3.2.3触发器电路的设计----------------------------------------------------------------------13 3.2.4多谐振荡器电路的设计----------------------------------------------------------------15 3.2.5秒脉冲产生电路的设计----------------------------------------------------------------16 4性能的测试------------------------------------------------17 5体会与总结------------------------------------------------------------------------------------- 18 参考文献-------------------------------------------------------------------------------------------18 附录：元器件列表----------------------------------------------------------------------------- 19

基于FPGA的电子抢答器的程序设计

基于FPGA的电子抢答器的程序设计 摘要 随着科学技术日新月异，文化生活日渐丰富，在各类竞赛、抢答场合电子抢答器已经作为一种工具得到了较为广泛的应用。顾名思义，电子抢答器是一种通过抢答者的指示灯显示、数码显示和警示显示等手段准确、公正、直观地判断出最先获得发言权选手的设备。 此次设计有4组抢答输入，每组设置一个抢答按钮供抢答者使用。电路具有第一抢答信号的鉴别和锁存功能。当第一抢答者按下抢答开关时，该组指示灯亮以示抢答成功。同时，电路也具备自锁功能，保证能够实现在一路成功抢答有效后，其他三路均不能抢答。本设计基于VHDL语言，采用FPGA为控制核心，并结合动手实践完成，具有电路简单、操作方便、灵敏可靠等优点。该四路抢答器使用VHDL硬件描述语言进行编程，分为七个模块：判断模块，锁存模块，转换模块，扫描模块，片选模块，定时报警模块和译码模块。编程完成后，使用QuartersII工具软件进行编译仿真验证。 关键词：VHDL，FPGA，四路抢答器，仿真

目录 1 概述 (1) 1.1 设计背景 (1) 1.2 抢答器现状 (1) 1.3 本论文主要完成的工作 (1) 1.4 设计心得 (2) 2 开发工具简介 (3) 2.1 VHDL语言简介 (3) 2.2 FPGA开发过程与应用 (4) 2.2.1 FPGA发展历程及现状 (4) 2.2.2 FPGA工作原理 (4) 2.2.3 FPGA开发流程 (5) 2.3 Quartus II软件 (6) 3系统设计 (8) 3.1 系统设计要求 (8) 3.2 系统设计方案 (8) 3.2.1 系统硬件设计方案 (8) 3.2.2 系统软件设计方案 (8) 3.3.3 系统原理详述 (10) 4 电路程序设计及仿真 (12) 4.1 抢答锁存模块设计 (12) 4.1.1 VHDL源程序 (12) 4.1.2 抢答锁存电路的模块 (13) 4.2 仿真 (14) 总结 (15) 致谢 (17) 参考文献 (18)

verilog-HDL抢答器(两个程序)

一、设计任务 智力竞赛抢答器Verilog HDL要求有6位参赛者进行抢答，有六个抢答信号进行抢答。当有抢答选手按下抢答键后系统能够快速准确的判断是那一组选手按下了抢答信号，由于系统比较小，速度比较快一般不会有同时按下的可能，所以只有六种状态，然后系统能够根据这六种状态进行适时的显示和提示。当有选手按下以后就对抢答信号进行锁存，其他选手的输入无效。然后就是对抢答进行时间限制了，根据设定的时间进行倒计时，当倒计时完成还没有人抢答的时候系统发出警报声音提示时间已经到了。当有选手在主持人未按下抢答键抢答时视为超前抢答，系统显示该选手号，同时蜂鸣器响，该抢答无效。还有清除复位键，抢答完成以后按复位键即可清除已有的状态。通过Verilog HDL程序代码实现系统的各个功能。 二、设计目的与要求 目的：理论联系实际，巩固和运用所学课程，提高分析、解决计算机技术实际问题的独立工作能力，培养学生正确的设计思想，严肃认真、实事求是的科学态度和勇于探索的创新精神。通过对一个智力抢答器的设计，进一步加深对计算机原理以及数字电路应用技术方面的了解与认识，进一步熟悉数字电路系统设计、制作与调试的方法和步骤，通过Verilog 程序的编写，进一步熟悉Verilog HDL 的语法知识；规范化训练学生撰写技术研究报告，提高书面表达能力。 要求： 掌握FPGA设计系统的一般方法。 熟练掌握使用modelsim软件设计较复杂的数字逻辑电路。 培养学生独立分析问题和解决实际问题的能力。 三、课程设计的内容 设计一抢答器，要求如下： (1)抢答台数为6； (2)具有抢答开始后20s倒计时，20秒倒计时后6人抢答显示超时，并报警； (3)能显示超前抢答台号并显示犯规报警； (4)系统复位后进入抢答状态，当有一路抢答按键按下，该路抢答信号将其余 各路抢答信号封锁，同时铃声响起，直至该路按键松开，显示牌显示该路抢答台号。 四、系统设计方案 根据系统设计要求可知,系统的输入信号有：主持人按钮inputEn,各选手的抢答按钮分别是inputL1、inputL2、inputL3、inputL4，inputL5，inputL6,主

Director MX 2004使用问答

Director MX 2004使用问答 Q: 为什么用MX2004打包后会显示标题栏？ A：把display template中的titlebat options里的选项都取消就可以了。 Q：如何在DR中打开word文件 A：1，在d内打开须使用activex 2，在d外打开调用word程序打开即可 Q：怎样实现让用户选择不同的背景音乐？ A：on mouseUp me,7v@ fileobj=new(xtra "fileio")~M+Hhf fileobj.setFilterMask("all file, *.*,mp3,*.mp3,wave, *.wav")i filename=displayOpen(fileobj)^|kHUb if filename="" or filename=void then exitU9 closefile(fileobj) jhI sound playFile 2, string(filename) end Q：请问怎么给mpg视频加遮照？ A：1，利用open widndow 做视频遮照 2，用MPEG advance xtra 插件，在属性窗口中把playback opitions 下的DTS取消了，就可以了，然后就在视频之上的通道里放你遮的图片即可 Q：怎么检测本机是否连接到intel网上？ A：WinSocket Xtra Ad可以实现，说明： WinSocket Xtra 是一套Sprite Xtra，一共有三个，分别为 TCPServer.X32,TCPClient.X32和UDPSocket.X32。TCPServer.X32是服务器端xtra，TCPClient.X32是客户端xtra，采用Tcp/ip协议。互相配套用于网络信息传递，可以构建类似聊天室，多人连线游戏。UDPSocket.X32采用UDP 协议。独立用于网络信息传递，也可以构建类似聊天室，多人连线游戏。 Q：flash动画导到dr后声音和动画不同步怎么解决？ A：使用线索点，最好调好以后把它锁定。 Q：如何检测用户是否安装quicktime，若无就提示安装？ A：on exitframe me if quicktimeversion()<5.0 then open the moviepath@"quicktime\fullinstallercn.exe“ halt() else go "start" end if end Q：为什么发布成exe文件后视频不能正常播放？ A：1.打包后Xtras文件夹是否在打包文件夹下,是否包含播放视频所需插件 2.视频是否为mpg,如使用DirectMediaXtras,mpg文件是否与exe在同级目录下 Q：如何实现点击打开本地文件夹？ A：gotoNetPage("c:\") 不过路径中不要有中文! Q：如何将dr里的flash导出？ A：ExportSWF.x32插件。说明： object = xtra("ExportSWF").new()

基于PLC的六路抢答器系统设计

电气及自动化课程设计报告 题目：基于PLC的六路抢答器系统设计 课程：PLC原理与应用 学生姓名： 学生学号： 年级：14级 专业：自动化 班级：2班

指导教师： 机械与电气工程学院制 2017年6月 目录 1课程设计的任务和要求 (1) 1.1课程设计的任务 (1) 1.2课程设计的要求 (1) 2.PLC控制器的原理与组成 (1) 2.1PLC硬件系统 (1) 2.2PLC工作原理 (3) 2.3六人抢答器基本组成 (4) 2.4六人抢答器工作原理 (4) 3六人抢答器系统设计方案制定 (5) 3.1PLC选型 (5) 3.2六人抢答器系统的I/O口分配 (6) 4六人抢答器系统的软件设计 (7) 4.1PLC编程语言 (7) 4.2抢答器系统程序 (7)

4.2.1主持人控制端 (7) 4.2.2抢答成功与抢答犯规指示灯显示 (9) 4.2.3七段数码管显示 (9) 4.2.4蜂鸣器电路 (11) 5六人抢答器系统程序仿真 (12) 5.1抢答成功仿真 (12) 5.2抢答犯规及抢答超时仿真 (12) 5.3加减分及数码管显示 (13) 5.4抢答超时 (14) 6总结及心得体会 (14) 参考文献 (15)

基于PLC的六路抢答器系统设计 机械与电气工程学院自动化专业 1课程设计的任务和要求 1.1课程设计的任务 使用西门子S7-200PLC编写程序实现六路抢答器的系统设计并使用仿真软件进行其功能的实现。 1.2课程设计的要求 （1）主持人控制功能，具有开始抢答按钮和复位按钮； （2）主持人未按下开始抢答按钮时抢答为违规抢答，违规指示灯亮，蜂鸣器响； （3）抢答延时，超过20S无人抢答时此题作废，蜂鸣器长鸣； （4）抢答成功后，抢答成功指示灯亮，数码管显示抢答成功的队伍编号； （5）在抢答成功后，主持人根据回答的正确与否可以对该队伍进行加减分控制； （6）每次正确抢答时，只有第一位按下抢答按钮的队伍为有效抢答。 2.PLC控制器的原理与组成 2.1PLC硬件系统 可编程控制器，英文称ProgrammableLogicController，简称PLC。PLC是基于电子计算机，且适用于工业现场工作的电控制器。它源于继电控制装置，但它不像继电装置那样，通过电路的物理过程实现控制，而主要靠运行存储于PLC内存中的程序，进行入出信息变换实现控制。PLC基于电子计算机，但并不等同于普通计算机。普遍计算机进行入出信息变换，多只考虑信息本身，信息的入出，只要人机界面好就可以了。而PLC则还要考虑信息入出的可靠性、实时性，以及信息的使用等问题。特别要考虑怎么适应于工业环境，如便于安装，抗干扰等问题[1]。

8路数字抢答器课程设计报告

八路抢答器课程设计报告设计课题：数显八路抢答器 专业班级 08电气一班 学生姓名：陈建运 - 学号：06 指导教师： 设计时间： 2010-12 %

目录 课程设计任务书 (2) 摘要 (4) ）Abstract (5) 一、实验目的 (6) 二、设计要求与内容 (6) 三、设计及原理 (7) 总体方案设计 (7) 设计思路 (7) 总电路框图 (7) 各模块设计方案及原理说明 (8) \ 抢答电路 (8) 倒计时电路 (12) 四、电路仿真 (14) 抢答电路 (14) 倒计时电路 (17) 五、实验结果及分析 (20) 六、收获、体会和建议 (22) 附录 (25) > 1.总电路图 (25) 2. 元件引脚图 (26) 3.元器件清单 (28) 主要参考文献 (29) `

￥ 摘要 抢答器作为一种工具，已经广泛应用于各种智力和知识竞赛场合。本设计以八路智力竞赛抢答器为基本概念，从实际应用出发,利用电子设计自动化( EDA)技术,用数字、模拟电子器件设计具有扩充功能的抢答器。该抢答器的设计利用peotul完成了原理图设计和电路仿真，具有数字显示、倒计时显示、编码译码功能，应用效果良好。 关键词: 电子设计自动化；数字电子技术；抢答器；仿真 Abstract 。 Responder is a tool that has been widely used in various intelligence and knowledge competitions occasions. The design to eight-way quiz Responder basic concepts, from the practical application, the use of electronic design automation (EDA) technology, with digital, analog electronics design extension of the answering device. The design of the Responder use Multisim11 completed the schematic design and circuit simulation, with digital display, countdown shows, coding and decoding functions, with good results.

FPGA四路电子抢答器设计

课程设计报告 专业班级 课程 FPGA/CPLD原理及应用题目四路电子抢答器设计学号 姓名 同组人 成绩 2013年5月

一、设计目的 1.进一步掌握QUARTUSⅡ软件的使用方法； 2.会使用VHDL语言设计小型数字电路系统； 3.掌握应用QUARTUSⅡ软件设计电路的流程； 4.掌握电子抢答器的设计方法。 二、设计要求 1.系统总体设计 （1）设计一个可以容纳四组参赛队进行比赛的电子抢答器。 （2）具有第一抢答信号的鉴别和锁存功能。在主持人发出抢答指令后，若有参赛者按抢答器按钮，则该组指示灯亮，显示器显示出抢答者的组别。同时，电路处于自锁存状态，使其他组的抢答器按钮不起作用。 （3）具有计时功能。在初始状态时，主持人可以设置答题时间的初始值。在主持人对抢答组别进行确认，并给出倒计时记数开始信号以后，抢答者开始回答问题。此时，显示器从初始值开始倒计时，计到0时停止计数，同时扬声器发出超时警报信号。若参赛者在规定的时间内回答完问题，主持人可以给出计时停止信号，以免扬声器鸣叫。 （4）具有计分功能。在初始状态时，主持人可以给每组设置初始分值。每组抢答完毕后，由主持人打分，答对一次加1分，答错一次减1分。 （5）设置一个系统清除开关，该开关由主持人控制。 （6）具有犯规设置电路。超时抢答者，给予鸣喇叭警示，并显示规范组别。 2.设计方案 系统的输入信号有：各组的抢答按钮A、B、C、D，系统允许抢答信号STA，系统清零信号RST，计分时钟信号CLK，加分按钮端ADD、en，减分端SUB、sta，计时使能端en时钟信号clk,复位rst；系统的输出信号有：四个组抢答成功与否的指示灯控制信号输出口可用a1、b1、c1、d1表示，四个组抢答时的计时数码显示控制信号，抢答成功组别显示的控制信号，各组计分显示的控制信号。整个系统至少有三个主要模块：抢答鉴别模块；抢答计时模块；抢答计分模块，其他功能模块（输出显示模块）。 3.如图为流程图： 开始→抢答→抢答鉴别→回答→加减分数→显示↑↑ 倒计时倒计时 犯规抢答或抢答后答题时间超时鸣喇叭警告。

verilog--4路抢答器设计-带30s倒计时

四路抢答器 一、程序 module qiangda4(clr,clk,input1,input2,input3,input4,seg,clockin,scan,LED); input clr,clk,input1,input2,input3,input4; output [7:0] seg; //7段数码管数据 output [7:0] scan; //数码管位选 output [3:0] LED; //输出LED灯指示 output clockin; //蜂鸣器 reg [7:0] seg; reg [7:0] scan; reg [3:0] LED; reg clockin; reg [3:0] data; reg input_flag,count_flag; reg [14:0] count1; reg [8:0] count2; reg [3:0] LED_N; //reg clock_flag; reg div1khz,div1hz; reg [2:0] cnt; reg [3:0] dat; //reg [7:0] data_count; reg [3:0] count_one,count_ten; initial count_one='d0; //初始化 initial count_ten='d3; initial data=4'b0000; initial LED_N=4'b1111; //-------------fenping分频1khz----------------------------------- always @(posedge clk ) begin if(count1=='d25000) begin div1khz<=~div1khz;count1<=0;end else begin count1<=count1+1'b1;end end //-------------fenping--1hz-------------------------------

Director实例剖析

Director实例剖析:Director的常用Lingo命令和句柄 常用lingo 利用控制director电影的重要方面就是利用控制各个方面的属性，下面列出常用的精灵属性、字段属性、造型成员属性，以及其他的一些常用的命令和句柄。 1．常用精灵属性 blend 语法：the blend of sprite whichsprite 用途：此属性决定了精灵的混合百分比 举例：set the blend of sprite 3 to 40 bottom 语法：the bottom of sprite whichsprite 用途：此属性决定了精灵矩形边框的下部边缘的坐标值，这个属性可以用来测试但是不能直接修改 举例：set lowest ＝put the botiom ofsprite （i ＋l） castlibnum 语法：the castlibnum of sprite whichsprite 用途：此属性决定了精灵所使用的造型成员的cast表的编号，可以被测试和修改。如果更改此属性但是不修改castnum属性，director会使用原来的造型成员编号在新的cast表中为精灵寻找造型成员 举例：set the castlibnum of sprite 3 to the number ofcastlib“newcast” constrainh 语法：constrainh（whichsprite，va1ue） 用途：此函数首先计算表达式va1ue的值，然后和精灵的左右矩形边缘坐标进行比较。如果表达式在精灵左右矩形边缘之间，就返回这个表达式；如果这个表达式小于精灵矩形边缘的左边的坐标值，就返回精灵矩形左边边缘的坐标值；如果表达式大于精灵矩形边缘右边的坐标值，就返回精灵矩形右边边缘的坐标值 举例：put constrainh（1，20） --30 put constrainh（1,60） --60 put constrainh（1,100） constrainv 语法：constrainv（whichsprite，va1ue） 用途：和constrainh类似，但是是和精灵矩形边枢的上下边缘进行比较。 举例：set the locv of sprite l to constrainv（3，the mousev） constraint 语法：the constraint of sprite whichsprite

基于PLC控制的四路智能抢答器毕业设计

毕业设计 题目基于PLC控制的四路智能抢答器系别电气工程系系 专业电气自动化 班级 姓名 学号 指导教师 日期 2010年12月

设计任务书 设计题目： 基于PLC控制的四路智能抢答器 设计要求： 1.抢答器可同时供4组以下选手参加比赛。 2.给竞赛主持人设置了3个控制按钮，用来控制开始.复位.停止。 3.每当主持人发出开始抢答指令后，选手按下抢答器按钮，则数码管就显示编号，同时绿色指示灯亮，音响电路发出声响提示信号（持续三秒），选手答题完毕后，由主持人按下复位按钮，系统开始下一轮抢答。 4.违规抢答：若选手在未开始抢答时提前抢答了，则视为违规，违规时数码管显示其编号同时红灯亮音响电路发出声响。 5.抢答限时：当主持人按下抢答器按钮时定时器T0开始计时（设定15秒）若15秒限制到时仍无人抢答则黄灯亮音响电路发出声响，以示选手放弃该题。 6.答题限时：在抢答成功后，主持人按下答题计时按钮，同时数码管显示答题倒计时时间，此设定为30秒，选手必须在设定时间内完成答题，否则，音响电路发出超时报警信号。 设计进度要求： 第一周：确定题目，查阅相关资料。 第二周：根据设计要求分析PLC声光智能抢答器的工作原理。 第三周: 收集PLC声光智能抢答器的资料,对硬件进行设计。 第四周：从整体出发对PLC声光智能抢答器软件进行设计。 第五、六周：进行上机调试程序，找出问题，进行修改，并改进设计。 第七、八周：撰写毕业设计论问，进行毕业答辩。 指导教师（签名）

摘要 PLC四路智能抢答器是最简单竞赛抢答系统，具有结构简单、操作方便、安全可靠、造价低、发展前景广阔、功能强大等优点。抢答器广泛用于电视台娱乐性质的竞赛抢答活动，为竞赛增添了刺激性，在精神上丰富了人们的业余生活。抢答器在竞赛中能准确、公正、直观地判断出第1抢答者。通过抢答器的指示灯显示、数码显示和警示蜂鸣等手段指示出第1抢答者。 在PLC的三种编程语言中，梯形图和语句表是PLC最基本的、最常用的编程语言。本次设计是利用PLC（Programmable Logic Controller）对四路智能抢答器进行控制。考虑到只是对四组智能抢答器进行控制，则输入端口需要7个，输出端口需要23个，所以需要有一个CPU226的模块和两个EM222数字量扩展模块，考虑到要实现声光功能需要两个喇叭和四个指示灯。由于抢答时要显示组号和倒计时故还需要三个数码管，以上的器件价格不贵并且容易买到，另外PLC具有可靠性高、体积小、通用性、使用方便等优点，因此，我决定选用S7-200系列系列的CPU226和数字量扩展模块EM222作为本次设计的PLC控制的四路智能抢答器的主要模块。 关键词：智能抢答，声光显示，PLC，自动控制

数字逻辑课程设计十路抢答器

数字逻辑系统 课程设计 项目：十路智力竞赛抢答器 班级： 09电子A班 姓名：刘金梁 学号： 0915211039 题目及要求： 题目4多路智力竞赛抢答器 一、任务 设计一个多路智力竞赛抢答器。 二、设计要求 1、基本要求 <1）设计一个4路<1～4）智力竞赛抢答器，主持人可控制系统的清零和抢答的开始，控制电路可实现最快抢答选手按键抢答的判别和锁定功能，并禁止后续其他选手抢答。<2）抢答选手确定后给出一声音响的提示和选手编号的显示，抢答选手的编号显示保持到系统被清零为止。 2、发挥部分 <1）扩展为10路<1～10）智力竞赛抢答器。 <2）设计抢答最长时间<30秒）限制和倒计时显示。 1)根据题目要求设计系统总框图及总原理图如下：

下面分模块对各个部分进行方案选取和论证： 1.抢答按钮 抢答顾名思义就是要求快速，方便，故选用微动开关，而不选用别扭的拨动开关。 2.译码电路及数码显示 译码电路主要有两种，一种是用芯片进行译码，比如74ls148(8-3译码器>,可用两片组合成16-4译码器，选取其中10路。下图为四路采用148进行译码的范例 另一种是利用加二极管防止反向然后直接连接到4511等七段显示译码器如下图

个人认为第二种方法更简单、便捷，故采取第二种。 3.锁存器 锁存器采用74ls74 Ｄ触发器，经过４个或门处理 当有按键按下去的时候置高，从而 D 触发器5 端输出为高电平反馈到 4511 的 5 端<使能端），从而实现锁定功能。 4.报警电路

因为要求抢答报警时只能响一声，故用555另配合电阻、电容可形成大约1秒 单稳触发器，因为 低脉冲的时候触发 而按键按下置高， 故需加一反向器， 用或非74ls02也可。 T=RC*ln3=1.1RC，故电阻取10u电阻取100k。 5.减数及译码电路 要产生1hz的秒脉冲，同样选用555定时器，接法如下电路， 故选用电容100u，则计算出=14.3k，选用 R1=4.3K,R2=5K。减计数芯片选用十进制74ls192,接法如下，把秒脉冲输入到底下那片的4脚，计数十次后在13脚会产生一个脉冲，输入到上面那片，而上面那片从3减到0后13脚也产生一个负脉冲输入74ls74的清零端，并使74的输出负端接到计数器的置数端使之一直置数，认为倒计时结束，显示部分仍用4511译码显示 6.主持人开关

8路抢答器基于fpga解析

基于FPGA的多路数字抢答器的设计 摘要：本文主要介绍了以FPGA为基础的八路数字抢答器的设计，首先对各模块的功能进行分配，此次设计主要有七个模块，依次为分频模块、抢答模块、加减分模块、倒计时模块、设置倒计时模块、蜂鸣器模块和数字显示模块。主持人按下开始键可以实现抢答开始，选手号的显示，加减分模块，积分的显示，积分的重置，并启动倒计时模块；若有选手犯规或者倒计时记到五秒，停止倒计时，开启蜂鸣器，并为进入加减分模块做准备。此次设计程序用Quartus II12.0为软件开发平台，用Verilog语言来编写，使用模块化编程思想，自上向下，通过寄存器变量来控制各个模块的运行。本次设计采用FPGA来增强时序的灵活性，由于FPGA的I/O端口资源丰富，可以在此基础上稍加修改可以增加很多其他功能的抢答器，因此后期可塑性很强，因为核心是FPGA芯片，外围电路比较简单，可靠性强、运算速度高，因此便于维护，并且维护费用低。 关键词：FPGA、抢答器、倒计时、犯规报警、加减分、显示 目录 第一章绪论................. . (2) 第二章 FPGA原理及相关开发工具软件的介绍 (3) 2.1 FPGA的简介..... . (3) 2.1.1 FPGA的发展与趋势......... .. (3) 2.1.2 FPGA的工作原理及基本特点 (4) 2.1.3 FPGA的开发流程 (5) 2.1.4 FPGA的配置... . (5) 2.2 软件介绍............... .. (6) 2.2.1 Verilog HDL的介绍........... .. (6)

2.2.2 Quartus II软件.................... .. (7) 第三章数字抢答器系统设计方案和主要模块 (8) 3.1 功能描述及设计架构...... .. (8) 3.2 抢答器程序流程图以及各模块代码分析 (10) 3.2.1 抢答器程序结构及主程序流程图 (10) 3.2.2 秒分频模块 (15) 3.2.3 倒计时以及倒计时剩5S时报警模块...... 错误！未定义书签。 3.2.4 倒计时显示及倒数计时设置显示模块 (20) 3.2.5 选手号显示及违规报警模块 (26) 3.2.6倒计时设置模块 (30) 3.2.7顶层模块 (35) 3.3 硬件电路 (37) 3.3．1 按键电路图 (38) 3.3．2 数码管显示电路图 (38) 3.3．2 蜂鸣器电路图 (39) 第四章管脚分配及功能 (40) 第五章总结 (41) 参考文献 (418) 第一章绪论 1.1 课题研究背景 随着社会的发展，各种竞赛比赛日益增多，抢答器以它的方便快捷、直观反映首先取得发言权的选手等优点，深受比赛各方的辛睐，市场前景一片大好。另一方面随着电子科技的发展，抢答器的功能以及实现方式也越来越多，产品的可靠性以及准确性也越来越强。能够实现多路抢答器功能的方式有很多种，主要包括前期的数字电路、模拟电路以及数字电路与模拟电路组合的方式，但是这种方

抢答器VerilogHDL实现

抢答器(-Vｅｒiｌog-HDＬ实现)

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桂林电子科技大学信息科技学院《EDA技术与应用》实训报告 学号０9５２１００110 姓名赵万里 指导教师:江国强杨艺敏 ２01１年04月20日

实训题目:智能电子抢答器 1.系统设计 1．1 设计要求 1.1．１设计任务 设计并制作一台智能电子抢答器。 1．１．2 技术要求 ①用EＤＡ实训仪的I/O设备和PＬD芯片实现智能电子抢答器的设计。 ②智能电子抢答器可容纳４组参赛者抢答,每组设一个抢答钮。 ③电路具有第一抢答信号的鉴别和锁存功能。在主持人将复位按钮按下后开始抢答，并用EDA实训仪上的八段数码管显示抢答者的序号，同时扬声器发出“嘟嘟”的响声，并维持3秒钟,此时电路自锁,不再接受其他选手的抢答信号。 ④设计一个计分电路，每组在开始时设置为1０0分,抢答后由主持人计分，答对一次加10分,答错一次减10分。 ⑤设计一个犯规电路,对提前抢答和超时抢答者鸣喇叭示警，并显示犯规的组别序号。 1.２方案比较 (1）设计制作一个可容纳四组参赛者的数字智力抢答器,每组设置一个抢答按钮。 （２）电路具有第一抢答信号的鉴别和锁存功能。在主持人按下复位按钮后，若参加者按抢答开关，则该组指示灯亮。此时，电路应具

备自锁功能，使别组的抢答开关不起作用。 （3）自锁后，用八段数码管显示抢答者的序号，同时指示灯亮。（4）设置计分电路。每组在开始时预置成１00,抢答后由主持人计分,答对一次加1０，否则减10分。 （5)电路具有淘汰功能,当每组的10０分减少到０时，该组被淘汰,以后每次抢答,该组抢答按钮都无效。 １.3 方案论证 1.3.1 总体思路 总体分为四部分：倒计时模块、计分模块、抢答模块和分屏显示模块。 倒计时模块用一个2００0０00０分频。产生一个进位，连接一个3０的减法计数器构成。 计分模块中分为两部分,一部分用于计分，另一部分用于处理计数器的进制问题，当加到A时自动向前进位,并且把Ａ变为0。当减少到F时，向前借位,并且把F变为９。这就实现了把十六进制变成一般用的十进制。 抢答模块分两部分,复位模块和抢答模块，每次抢答都要初始化按键。抢答模块又分为误抢，无人抢答和正确抢答。每次抢答，当有一组按下抢答，立即锁定,亮相应的分数和组号,并且亮起各种抢答所对应的灯信号。(即所要求的蜂鸣器) 分屏显示模块中用每次抢答的组号作为输入,当抢答后立即换屏显示其组号分数。 1.3.2 设计方案

四人抢答器plc课程设计

课程设计说明书 题目名称：四组抢答器plc课程设计 系部：机械工程系 专业班级：机械化13-1班 学生姓名： 学号：2013233 指导教师：全瑞琴 完成日期：2017年1月8号

新疆工程学院 课程设计评定意见 设计题目四组抢答器plc课程设计 系部机械工程系专业班级机械化13-1班学生姓名学生学号2013233 评定意见： 评定成绩： 指导教师（签名）：年月日

（此页背书） 评定意见参考提纲： 1、学生完成的工作量与内容是否符合任务书的要求。 2、学生的勤勉态度。 3、设计或说明书的优缺点，包括：学生对理论知识的掌握程度、实践工作能力、表现出的创造性和综合应用能力等。

新疆工程学院 机械工程系系(部)课程设计任务书 2015-2016 学年第一学期2016 年 1 月10日 教研室主任（签名）系（部）主任（签名）

摘要 随着微处理器、计算机和数字通讯技术的飞速发展，计算机控制已扩展到了所有控制领域。而实用抢答器的这一产品是各种竞赛活动中不可缺少的设备，无论是学校、工厂、军队还是益智性电视节目，都会举办各种各样的智力竞赛，都会用到抢答器。目前市场上已有的各种各样的智力竞赛抢答器绝大多数是早期设计的，本设计要求就是利用PLC作为核心部件进行逻辑控制及信号的产生，用PLC本身的优势使竞赛真正达到公正、公平、公开。设计是利用PLC(Programmable Logic Controller)对PLC控制的四路智力抢答器进行控制。首先选择这个题目之后我对本次设计进行了全面的思考。使自己对本次设计有一个大致的总体思路然后仔细分析PLC控制的四路智力抢答器的工作原理以及它的一些工作过程分析后得 出它主要需要完成主持人的控制、选手的抢答、报警、计时及输出显示功能等。考虑到只是PLC控制的四路智力抢答器则输出端口需要9个,输入端口需要6个,由于PLC具有可靠性高、体积小、通用性、使用方便等优点因此我决定选用SIMATIC S7-200 系列的CPU226和数字量扩展模块EM223作为本次设计的PLC。具有方便灵活维护使用方便等特点。 关键词: 可编程控制器抢答器 PLC 模拟电路数字电路

8路抢答器的设计报告(数字电路课程设计)资料

《数字电子技术》课程设计报告 8路智力抢答器 设计与制作 设计要求： 1、可同时供8名选手或8个代表队参加比赛； 2、主持人控制系统的清零（编号显示数码管灭灯）和抢答 的开始； 3、抢答器具有数据锁存和显示的功能； 4、抢答器具有定时抢答的功能，且一次抢答的时间可以由 主持人设定； 5、具有报警功能。 成绩：评阅人： XX科技学院理学院

8路智力抢答器 设计与制作 8路智力抢答器是一种用数字电路技术实现由主持人控制、定时抢答、报警功能的装置。他是在规定的时间内进行抢答。一旦有人抢答，显示器上会同时显示抢答时间和抢答选手号码。当超出规定时间时，即使抢答，不会显示选手号码。 8路智力抢答器包括组合逻辑电路和时序电路。通过此次设计与制作，进一步的了解各种在制作中用到的中小规模集成电路的作用及实用方法.且由于8路智力抢答器包括组合逻辑电路和时叙电路.通过它可以进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。 一、设计要求 （一）设计指标 1、计一个智力竞赛抢答器，可同时供8名选手或8个代表队参加比赛，他们的编号分别是0、1、 2、 3、 4、 5、 6、7，各用一个抢答按钮，按钮的编号与选手的编号相对应，分别是S0——S7。 2、给节目主持人设置一个控制开关，用来控制系统的清零（编号显示数码管灭灯）和抢答的开始。 3、抢答器具有数据锁存和显示的功能。抢答开始后，若有选手按动抢答按钮，编号立即锁存，并在LED数码管行显示出选手的编号，

同时扬声器给出音响提示。此外，要封锁输入电路，禁止其他选手抢答。优先抢答选手的编号一直保持到主持人将系统清零为止。 4、抢答器具有定时抢答的功能，且一次抢答的时间可以由主持人设定（如30s）。当节目主持人启动“开始”键后，要求定时器立即减计时，并用显示器显示，同时扬声器发出短暂的声响。 5、参赛选手在设定的时间内抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答时刻的时间，并保持到主持人将系统清零为止。 6、如果定时抢答的时间已到，却没有选手抢答时，本次抢答无效，系统短暂报警，并封锁输入电路，禁止选手超时后抢答，时间显示器上显示00。 （二）设计要求 1、画出电路原理图（或仿真电路图）； 2、元器件及参数选择； 3、电路仿真与调试； （三）制作要求自行装配和调试，并能发现问题和解决问题。 （四）编写设计报告写出设计与制作的全过程，附上有关资料和图纸，有心得体会。 二、原理框图 抢答器系统原理框图如下所示。它由主体电路和扩展电路两部分组成，主体电路完成基本抢答后，选手按动抢答键时，能显示选手的编号，同时能封锁输入电路，禁止其他选手抢答，扩展电路完成定时