FPGA状态机学习笔记(verilog)

FPGA之有限状态机学习笔记

有限状态机（FSM）是由寄存器组合组合逻辑构成的硬件时序电路。FSM 的状态只可能在同一时钟跳变沿的情况下才能从一个状态转向另一个状态。

Mealy型FSM的下一个状态不仅取决于当前所在状态，还取决于各个输入值。

Moore型FSM的下一个状态只取决于当前状态。

Verilog HDL可以用很多方法描述FSM，最常用的是用always语句和case 语句。FSM常用模型有Gray和独热码两种，对于用FPGA实现的FSM建议采用独热码。因为采用独热码可省下许多组合电路的使用，提高电路的速度和可靠性，且总的单元数并无显著增加。用Verilog语言描述FSM，可以充分发挥硬件描述语言的抽象建模能力。

有限状态机设计的一般步骤：

（1）、逻辑抽象，得出状态转换图

（2）、状态化简

（3）、状态分配

（4）、选定触发器的类型并求出状态方程、驱动方程和输出方程

（5）、按照方程得出逻辑图

以下就是分别用独热码和Gray码实现上述状态的源程序:

采用独热码源程序：

module fsm(

Clock,

Reset,

A,B,C,D,E,Multi,Contig,Single

);

input Clock;

input Reset;

input A,B,C,D,E;

output Multi,Contig,Single;

reg Multi;

reg Contig;

reg Single;

parameter [6:0]

S1=7'b0000001,

S2=7'b0000010,

S3=7'b0000100,

S4=7'b0001000,

S5=7'b0010000,

S6=7'b0100000,

S7=7'b1000000;

parameter U_DL Y=1;

reg [6:0] curr_st;

reg [6:0] next_st;

always @(posedge Clock or posedge Reset) begin

if(!Reset)

curr_st=S1;

else

curr_st= #U_DL Y next_st;

end

always @(curr_st or A or B or C or D or E) begin

case(curr_st)

S1:

begin

Multi =1'b0;

Contig =1'b0;

Single =1'b0;

if(A&~B&C)

next_st =S2;

else if(A&B&~C)

next_st =S4;

else

next_st =S1;

end

S2:

begin

Multi =1'b1;

Contig =1'b0;

Single =1'b0;

if(!D)

next_st =S3;

else

next_st =S4;

end

S3:

begin

Multi =1'b0;

Contig =1'b1;

Single =1'b0;

if(A|D)

next_st =S4;

else

next_st =S3;

end

S4:

begin

Multi =1'b1;

Contig =1'b1;

Single =1'b0;

if(A&B&~C)

next_st =S5;

else

next_st =S4;

end

S5:

begin

Multi =1'b1;

Contig =1'b0;

Single =1'b0;

next_st =S6;

end

S6:

begin

Multi =1'b0;

Contig =1'b1;

Single =1'b1;

if(!E)

next_st =S7;

else

next_st =S6;

end

S7:

begin

Multi =1'b0;

Contig =1'b1;

Single =1'b0;

if(E)

next_st =S1;

else

next_st =S7;

end

default:next_st =S1;

endcase

end

endmodule

Modelsim仿真激励文件程序如下:

`timescale 1 ns/ 1 ps

module fsm_vlg_tst();

// constants

// general purpose registers

reg eachvec;

// test vector input registers

reg A;

reg B;

reg C;

reg Clock;

reg D;

reg E;

reg Reset;

// wires

wire Contig;

wire Multi;

wire Single;

// assign statements (if any)

fsm i1 (

// port map - connection between master ports and signals/registers .A(A),

.B(B),

.C(C),

.Clock(Clock),

.Contig(Contig),

.D(D),

.E(E),

.Multi(Multi),

.Reset(Reset),

.Single(Single)

);

initial

begin

Clock=0;

forever #10

Clock=~Clock;

end

initial

begin

Reset=0;

#100

Reset=1;

end

initial

begin

//{A,B,C,D,E}=5'b10101;

//# 10

// {A,B,C,D,E}=5'b11000;

{A,B,C,D,E}=5'b10111;

//A=1;

//B=0;

//C=1;

#100

//{A,B,C,D,E}=5'b10101;

D=0;

#50

//{A,B,C,D,E}=5'b10111;

A=1;

D=1;

#50

//{A,B,C,D,E}=5'b11011;

A=1;

B=1;

C=0;

#100

//{A,B,C,D,E}=5'b11010;

E=0;

#50

//{A,B,C,D,E}=5'b11011;

E=1;

end

endmodule

注：initial块中语句是顺序执行的，因此在需要延时的时候，按相对时间延时。运行仿真图如下:

Gray码源程序如下：

module fsm(

Clock,

Reset,

A,B,C,D,E,Multi,Contig,Single

);

input Clock;

input Reset;

input A,B,C,D,E;

output Multi,Contig,Single;

reg Multi;

reg Contig;

reg Single;

parameter [2:0]

S1=7'b001,

S2=7'b010,

S3=7'b011,

S4=7'b100,

S5=7'b101,

S6=7'b110,

S7=7'b111;

parameter U_DL Y=1;

reg [2:0] curr_st;

reg [2:0] next_st;

always @(posedge Clock or posedge Reset) begin

if(!Reset)

curr_st=S1;

else

curr_st= #U_DL Y next_st;

end

always @(curr_st or A or B or C or D or E) begin

case(curr_st)

S1:

begin

Multi =1'b0;

Contig =1'b0;

Single =1'b0;

if(A&~B&C)

next_st =S2;

else if(A&B&~C)

next_st =S4;

else

next_st =S1;

end

S2:

begin

Multi =1'b1;

Contig =1'b0;

Single =1'b0;

if(!D)

next_st =S3;

else

next_st =S4;

end

S3:

begin

Multi =1'b0;

Contig =1'b1;

Single =1'b0;

if(A|D)

next_st =S4;

else

next_st =S3;

end

S4:

begin

Multi =1'b1;

Contig =1'b1;

Single =1'b0;

if(A&B&~C)

next_st =S5;

else

next_st =S4;

end

S5:

begin

Multi =1'b1;

Contig =1'b0;

Single =1'b0;

next_st =S6;

end

S6:

begin

Multi =1'b0;

Contig =1'b1;

Single =1'b1;

if(!E)

next_st =S7;

else

next_st =S6;

end

S7:

begin

Multi =1'b0;

Contig =1'b1;

Single =1'b0;

if(E)

next_st =S1;

else

next_st =S7;

end

default:next_st =S1;

endcase

end

endmodule

注：激励文件仿真图均如上述独热码所述。

设计可综合状态机的指导原则

（1）、独热码

因为大多说FPGA内部的触发器数目相当多，又加上独热码状态机的译码逻辑比较简单，所以在设计采用FPGA实现的状态机时，往往采用独热码状态机。（2）case语句

采用case语句设计状态机时，不要忘记写上case语句的最后一个分支default，并将状态变量设为’bx。这就等于告知综合器，case语句已经指定了所有的状态。这样综合器就可以删除不需要的译码电路，使生成的电路简洁，并与设计要求一致。

如果还有多余的状态，应将缺省状态设置为某一确定的有效状态，因为这样做能使状态机若偶然进入多余状态仍能在下一时钟跳变沿时返回正常工作状态，否则会引起死锁。

（3）复位

状态机应该有一个异步或者同步复位端，以便在通电时将硬件电路复位到有效状态，也可以在操作中将硬件电路复位（大多说FPGA结构都允许使用异步复位端）。

（4）惟一触发

目前大多说综合器往往不支持在一个always块中由多个事件触发的状态机（即隐含状态）。因此为了能综合出有效电路，由Verilog HDL描述的状态机应明确地由惟一时钟触发。

（5）异步状态机

异步状态机是没有确定时钟的状态机，它的状态转移不是由惟一的时钟跳变沿触发。目前大多数综合器不能综合采用Verilog HDL描述的异步状态机。如果一定要设计异步状态机，建议采用电路图输入方法。

（6）状态赋值

Verilog HDL中，状态必须明确赋值，通常使用参数parameter或宏定义define 语句加上赋值语句来实现。

使用参数parameter语句赋状态值如下：

parameter state1=2’b01, state2=2’b10,state3=2’b00;使用宏定义 define语句赋状态值如下：

‘define state1 2’b01 (后面不需要分号)

‘define state2 2’b10

verilog经典三段式状态机设计实例

Moore型verilog源代码：FSM实现10010串的检测Moore状态转移图 module moorefsm(clk,rst,a,z); input clk,rst; input a; output z; reg z; reg [3:0] currentstate,nextstate; parameter S0 = 4'b0000; parameter S1 = 4'b0001; parameter S2 = 4'b0010; parameter S3 = 4'b0011; parameter S4 = 4'b0100; parameter S5 = 4'b0101; always@(posedge clk or negedge rst) begin if(!rst) currentstate <= S0; else

currentstate <= nextstate; end always@(currentstate or a or rst) begin if(!rst) nextstate = S0; else case(currentstate) S0: nextstate = (a==1)?S1:S0; S1: nextstate = (a==0)?S2:S1; S2: nextstate = (a==0)?S3:S1; S3: nextstate = (a==1)?S4:S0; S4: nextstate = (a==0)?S5:S1; S5: nextstate = (a==0)?S3:S1; default: nextstate = S0; endcase end always@(rst or currentstate) begin if(!rst) z = 0; else case(currentstate) S0: z = 0;S1: z = 0;S2: z = 0; S3: z = 0;S4: z = 0;S5: z = 1; default: z = 0; endcase end endmodule

帧格式头数据检测_VerilogHDL有限状态机

题目1:串行通讯中，经常要检测数据包的开始标志，例如：USB 数据包的起 始数据是8‘b00101010设计一个电路，能够检测串行数据流中的特殊数据串，并在数据串有效时，给出相应的指示信号； (1)RTL Code /*信号定义与说明 Clk:同步时钟 rstb: 异步复位信号，低电平复位 up_down: 加/减计数方向控制信号，1为加计数 Din：串行数据输入 pat_det: 检测结果输出 */ `timescale 1ns/1ns module serialdata(din,clk,rstb,pat_det); input clk,rstb; input din; output pat_det; parameter S0='d0,S1='d1,S2='d2,S3='d3,S4='d4,S5='d5,S6='d6,IDLE='d7; reg[2:0] state; assign pat_det=(state= =S6&&din= =0)?1:0; always@(posedge clk or negedge rstb) begin if(!rstb) state<=IDLE; else begin case(state) IDLE: begin if(din==0) state<=S0; else state<=IDLE; end S0: begin if(din==0) state<=S1; else state<=IDLE; end S1: begin if(din==1) state<=S2; else state<=S1; end S2:

begin if(din==0) state<=S3; else state<=IDLE; end S3: begin if(din==1) state<=S4; else state<=S1; end S4: begin if(din==0) state<=S5; else state<=IDLE; end S5: begin if(din==1) state<=S6; else state<=S1; end S6: state<=IDLE; default: state<=IDLE; endcase end end endmodule (2)Test File `timescale 1ns/1ns `include "serialdata.v" module tb_serialdata; reg clk,rstb; wire din; wire pat_det; reg[31:0] data; assign din=data[31]; serialdata t1(din,clk,rstb,pat_det); initial begin clk=1'b0; rstb=1'b0; data=32'b1001_0010_1010_1100_1010_1000_1010_1010; #10 rstb=1'b1; #640 $stop; end

可综合的Verilog语法子集总汇

常用的RTL语法结构如下： ☆模块声明：module……endmodule ☆端口声明：input,output,inout（inout的用法比较特殊，需要注意） ☆信号类型：wire,reg,tri等，integer常用语for语句中（reg,wire时最常用的，一般tri和integer 不用） ☆参数定义：parameter ☆运算操作符：各种逻辑操作符、移位操作符、算术操作符大多时可综合的（注：===与！==是不可综合的） ☆比较判断：if……else,case(casex,casez)……default endcase ☆连续赋值：assign,问号表达式（？：） ☆always模块：（敏感表可以为电平、沿信号posedge/negedge；通常和@连用） ☆begin……end（通俗的说，它就是C语言里的“{ }”） ☆任务定义：task……endtask ☆循环语句：for（用的也比较少，但是在一些特定的设计中使用它会起到事半功倍的效果） ☆赋值符号：= 和<= （阻塞和非阻塞赋值，在具体设计中时很有讲究的） 可综合的语法时verilog可用语法里很小的一个子集，用最精简的语句描述最复杂的硬件，这也正是硬件描述语言的本质。对于做RTL级设计来说，掌握好上面这些基本语法是很重要。 相信大家在看了这么多了verilog语法书籍以后一定有点烦了，那么现在我告诉大家一个好消息，对于一个RTL级的设计来说，掌握了上面的语法就已经足够了，无论多么牛逼的工程师，在他的代码

里无非也就是上面一些语法而已。当然了，对于一个能够进行很好的仿真验证的代码，一般还需要在RTL级的设计代码中添加一些延时之类的语句，比如大家一定知道#10的作用，就是延时10个单位时间，这个语句虽然在仿真的时候是实实在在的延时，但是这个语句在综合后是会被忽略的，也就是说在我们综合并且布局布线最后烧进FPGA里，这个#10的延时是不会在硬件上实现的。所以说，上面给出的这些语法才是可以最后在硬件上实现的，其它的语法大多会在综合后被忽略。这么一来大家就要问了，为什么语法书里又要给出这么多的语法呢？呵呵，它们大都是为仿真验证是写testbench 准备的，先点到为止，下集继续！ 对于模型（module）的建立，要保证可综合性应该注意： （1）不使用initial。（被忽略） （2）不使用#10。（被忽略） （3）不使用循环次数不确定的循环语句，如forever、while等。 （4）不使用用户自定义原语（UDP元件）。 （5）尽量使用同步方式设计电路。 （6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。 （7）用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。 （8）所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。 （9）对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。（10）不能在一个以上的always过程块中对同一个变量赋值。而对同一个赋值对象不能既使用阻塞式赋值，又使用非阻塞式赋值。 （11）如果不打算把变量推导成锁存器，那么必须在if语句或case语句的所有条件分支中都对变量明确地赋值。 （12）避免混合使用上升沿和下降沿触发的触发器。

Verilog设计练习十例及答案

设计练习进阶 前言： 在前面九章学习的基础上，通过本章的练习，一定能逐步掌握Verilog HDL设计的要点。我们可以先理解样板模块中每一条语句的作用，然后对样板模块进行综合前和综合后仿真，再独立完成每一阶段规定的练习。当十个阶段的练习做完后，便可以开始设计一些简单的逻辑电路和系统。很快我们就能过渡到设计相当复杂的数字逻辑系统。当然，复杂的数字逻辑系统的设计和验证，不但需要系统结构的知识和经验的积累，还需要了解更多的语法现象和掌握高级的Verilog HDL系统任务，以及与C语言模块接口的方法（即PLI），这些已超出的本书的范围。有兴趣的同学可以阅读Verilog语法参考资料和有关文献，自己学习，我们将在下一本书中介绍Verilog较高级的用法。 练习一．简单的组合逻辑设计 目的: 掌握基本组合逻辑电路的实现方法。 这是一个可综合的数据比较器，很容易看出它的功能是比较数据a与数据b，如果两个数据相同，则给出结果1，否则给出结果0。在Verilog HDL中，描述组合逻辑时常使用assign 结构。注意equal=(a==b)1:0,这是一种在组合逻辑实现分支判断时常使用的格式。 模块源代码： " qual(equal),.a(a),.b(b)); 简单时序逻辑电路的设计 目的：掌握基本时序逻辑电路的实现。

在Verilog HDL中，相对于组合逻辑电路，时序逻辑电路也有规定的表述方式。在可综合的Verilog HDL模型，我们通常使用always块和@(posedge clk)或@(negedge clk)的结构来表述时序逻辑。下面是一个1/2分频器的可综合模型。 eset(reset),.clk_in(clk),.clk_out(clk_out)); endmodule 仿真波形： 练习：依然作clk_in的二分频clk_out，要求输出与上例的输出正好反相。编写测试模块，给出仿真波形。 练习三. 利用条件语句实现较复杂的时序逻辑电路 目的：掌握条件语句在Verilog HDL中的使用。 与常用的高级程序语言一样,为了描述较为复杂的时序关系，Verilog HDL提供了条件语句供分支判断时使用。在可综合风格的Verilog HDL模型中常用的条件语句有if…else和case…endcase两种结构，用法和C程序语言中类似。两者相较，if…else用于不很复杂的分支关系，实际编写可综合风格的模块、特别是用状态机构成的模块时，更常用的是case…endcase 风格的代码。这一节我们给的是有关if…else的范例，有关case…endcase结构的代码已后会经常用到。 下面给出的范例也是一个可综合风格的分频器，是将10M的时钟分频为500K的时钟。

verilog可综合有限状态机的4种写法(夏文宇书注)

verilog可综合有限状态机的4种写法（夏文宇书注） 第一种：自然编码 module fsm1( input i_clk, input rst_n, input A, output reg K1, output reg K2, output reg [1:0] state ); parameter Idle=2'b00, Start=2'b01, Stop=2'b10, Clear=2'b11; [email=always@(posedge]always@(posedge[/email] i_clk) if(!rst_n) begin state<=Idle; K2<=0; K1<=0; end else case(state) Idle:if(A) begin state<=Start; K1<=0; end else begin state<=Idle; K2<=0; K1<=0; end Start:if(!A) state<=Stop; else state<=Start; Stop:if(A) begin state<=Clear; K2<=1;

else begin state<=Stop; K2<=0; K1<=0; end Clear:if(!A) begin state<=Idle; K1<=1; K2<=0; end else begin state<=Clear; K2<=0; K1<=1; end default: state<=Idle; endcase endmodule 这种大家应该都熟悉的 第二种：采用独热编码，据说其可靠性和速度都不错module fsm2( input i_clk, input rst_n, input A, output reg K1, output reg K2, output reg [3:0] state ); parameter Idle=4'b1000; parameter Start=4'b0100; parameter Stop=4'b0010; parameter Clear=4'b0001; always@(posedge i_clk) begin if(!rst_n)

Verilog三段式状态机的建模方法和注意事项

Verilog三段式状态机(FSM) 网上收集整理…… 时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。 状态机采用VerilogHDL语言编码，建议分为三个always段完成。这是为什么呢？ 设计FSM的方法和技巧多种多样，但是总结起来有两大类：第一种，将状态转移和状态的操作和判断等写到一个模块（process、block）中。另一种是将状态转移单独写成一个模块，将状态的操作和判断等写到另一个模块中（在Verilog代码中，相当于使用两个“always”block）。其中较好的方式是后者。其原因如下。 首先FSM和其他设计一样，最好使用同步时序方式设计，好处不再累述。而状态机实现后，状态转移是用寄存器实现的，是同步时序部分。状态的转移条件的判断是通过组合逻辑判断实现的，之所以第二种比第一种编码方式合理，就在于第二种编码将同步时序和组合逻辑分别放到不同的程序块（process，block）中实现。这样做的好处不仅仅是便于阅读、理解、维护，更重要的是利于综合器优化代码，利于用户添加合适的时序约束条件，利于布局布线器实现设计。 三段式建模描述FSM的状态机输出时，只需指定case敏感表为次态寄存器，然后直接在每个次态的case分支中描述该状态的输出即可，不用考虑状态转移条件。 三段式描述方法虽然代码结构复杂了一些，但是换来的优势是使FSM做到了同步寄存器输出，消除了组合逻辑输出的不稳定与毛刺的隐患，而且更利于时序路径分组，一般来说在FPGA/CPLD等可编程逻辑器件上的综合与布局布线效果更佳。 示例如下： //第一个进程，同步时序always模块，格式化描述次态寄存器迁移到现态寄存器 always @ (posedge clk or negedge rst_n) //异步复位 if(!rst_n) current_state <= IDLE; else current_state <= next_state;//注意，使用的是非阻塞赋值 //第二个进程，组合逻辑always模块，描述状态转移条件判断 always @ (current_state) //电平触发 begin next_state = x; //要初始化，使得系统复位后能进入正确的状态 case(current_state) S1: if(...) next_state = S2; //阻塞赋值 ... endcase end

基于VerilogHDL语言的可综合性设计

基于Verilog HDL语言的可综合性设计 1 引言 逻辑综合带来了数字设计行业的革命，有效地提高了生产率，减少了设计周期时间。在手动转换设计的年代，设计过程受到诸多限制，结更容易带来人为的错误。而一个小小的错误就导致整个模块需进行重新设计，设计转换工作占去了整个设计周期的大部分时间，验证工作进行困难，设计技术无法重用等等。而自动逻辑综合工具的出现，突破了上述种种限制，使得设计者从繁琐的转换工作中解脱出来，将更多的时间用于验证和优化，不仅保证了功能的实现，而且有利于提高性能。可见，综合在逻辑设计中具有举足轻重的作用。 2 综合的概念及其过程 2.1 逻辑综合概述 综合就是在给定标准元件库和一定的设计约束条件下，把用语言描述的电路模型转换成门级网表的过程。要完成一次综合过程，必须包含三要素：RTL级描述、约束条件和工艺库。 2.2 RTL级描述 RTL级描述是以规定设计中采用各种寄存器形式为特征，然后在寄存器之间插入组合逻辑，其可以用如图１所示的“寄存器和云图”方式来表示。 图1 RTL级描述 2.3 约束条件 为了控制优化输出和映射工艺要用约束，它为优化和映射试图满足的工艺约束提供了目标，并且它们控制设计的结构实现方式。目前综合工具中可用的约束包括面积、速度、功耗和可测性约束，未来我们或许会看到对封装的约束和对布图的约束等，但是，目前的最普遍的约束是按面积和按时间的约束。 时钟限制条件规定时钟的工作频率，面积限制条件规定该设计将花的最大面积。综合工具将试图用各种可能的规则和算法尽可能地满足这些条件。 2.4 工艺库 按照所希望的逻辑行为功能和有关的约束建立设计的网表时，工艺库持有综合工具必须的全部信息。工艺库含有允许综合进程为建立设计做正确选择的全部信息，工艺库不仅含有ASIC单元的逻辑功能，而且还有该单元的面积、单元输入到输出的定时关系、有关单元扇出的某种限制和对单元所需的定时检查。

Verilog代码描述对状态机综合的研究

Verilog HDL代码描述对状态机综合的研究 1 引言 Verilog HDL作为当今国际主流的HDL语言,在芯片的前端设计中有着广泛的应用。它的语法丰富,成功地应用于设计的各个阶段：建模、仿真、验证和综合等。可综合是指综合工具能将Verilog HDL代码转换成标准的门级结构网表,因此代码的描述必须符合一定的规则。大部分数字系统都可以分为控制单元和数据单元两个部分,控制单元的主体是一个状态机,它接收外部信号以及数据单元产生的状态信息,产生控制信号,因而状态机性能的好坏对系统性能有很大的影响。 有许多可综合状态机的Verilog代码描述风格,不同代码描述风格经综合后得到电路的物理实现在速度和面积上有很大差别。优秀的代码描述应当易于修改、易于编写和理解,有助于仿真和调试,并能生成高效的综合结果。 2 有限状态机 有限状态机(Finite State Machine,FSM)在数字系统设计中应用十分广泛。根据状态机的输出是否与输入有关,可将状态机分为两大类：摩尔(Moore)型状态机和米莉(Mealy)型状态机。Moore型状态机的输出仅与现态有关;Mealy型状态机的输出不仅与现态有关,而且和输入也有关。图1是有限状态机的一般结构图,它主要包括三个部分,其中组合逻辑部分包括状态译码器和输出译码器,状态译码器确定状态机的下一个状态,输出译码器确定状态机的输出,状态寄存器属于时序逻辑部分,用来存储状态机的内部状态。 图1 状态机的结构框图 2.1 好的状态机标准 好的状态机的标准很多,最重要的几个方面如下： 第一,状态机要安全,是指FSM不会进入死循环,特别是不会进入非预知的状态,而且由于某些扰动进入非设计状态,也能很快的恢复到正常的状态循环中来。这里面有两层含义。其一要求该FSM的综合实现结果无毛刺等异常扰动,其二要求FSM要完备,即使受到异常扰动进入非设计状态,也能很快恢复到正常状态。 第二,状态机的设计要满足设计的面积和速度的要求。 第三,状态机的设计要清晰易懂、易维护。 需要说明的是,以上各项标准,不是割裂的,它们有着直接紧密的内在联系。在芯片设计中,对综合结果评判的两个基本标准为：面积和速度。“面积”是指设计所占用的逻辑资源数量;“速度”指设计在芯片上稳定运行所能够达到的最高频率。两者是对立统一的矛盾体,要求一个设计同时具备设计面积最小,运行频率最高,这是不现实的。科学的设计目标应该是：在满足设计时序要求(包含对设计最高频率的要求)的前提下,占用最小

verilog有限状态机实验报告(附源代码)

有限状态机实验报告 一、实验目的 ●进一步学习时序逻辑电路 ●了解有限状态机的工作原理 ●学会使用“三段式”有限状态机设计电路 ●掌握按键去抖动、信号取边沿等处理技巧 二、实验内容 用三段式有限状态机实现序列检测功能电路 a)按从高位到低位逐位串行输入一个序列，输入用拨动开关实现。 b)每当检测到序列“1101”（不重叠）时，LED指示灯亮，否则灭，例如 i.输入：1 1 0 1 1 0 1 1 0 1 ii.输出：0 0 0 1 0 0 0 0 0 1 c)用八段数码管显示最后输入的四个数，每输入一个数，数码管变化一次 d)按键按下的瞬间将拨动开关状态锁存 i.注意防抖动（按键按下瞬间可能会有多次的电平跳变） 三、实验结果 1.Rst_n为0时数码管显示0000，led灯不亮，rst_n拨为1，可以开始输入，将输 入的开关拨到1，按下按钮，数码管示数变为0001，之后一次类推分别输入1， 0,1，按下按钮后，数码管为1101，LED灯亮，再输入1，LED灯灭，之后再输 入0，1（即共输入1101101使1101重叠，第二次LED灯不亮），之后单独输入

1101，LED灯亮 2.仿真图像 刚启动时使用rst_n 一段时间后 其中Y代表输出，即控制led灯的信号，sel表示数码管的选择信号，seg表示数码管信号 四、实验分析 1、实验基本结构

其中状态机部分使用三段式结构： 2、整体结构为：

建立一下模块： Anti_dither.v 输入按键信号和时钟信号，输出去除抖动的按键信号生成的脉冲信号op 这一模块实现思路是利用按钮按下时会持续10ms以上而上下抖动时接触时间不超过10ms来给向下接触的时间计时，达到上限时间才产生输出。 Num.v 输入op和序列输入信号A,时钟信号clk和复位信号，复位信号将num置零，否则若收到脉冲信号则将num左移一位并将输入存进最后一位。输出的num即为即将在数码管上显示的值 Scan.v 输入时钟信号，对其降频以产生1ms一次的扫描信号。 Trigger.v 这一模块即为状态机模块，按三段式书写。 整个模块的输入为时钟信号，脉冲信号，序列输入变量，复位信号，输出LED灯控制信号Y。 第一段是状态转换模块，为时序逻辑电路，功能是描述次态寄存器迁移到现态寄存器。即如果收到复位信号将现态置零，否则将上次得到的next_state赋给current_state。

verilog综合心得

综合：不可综合的运算符：= = = ，!= =，/（除法），%（取余数）。 1、不使用初始化语句。 2、不使用带有延时的描述。 3、不使用循环次数不确定的循环语句，如：forever、while等。 4、尽量采用同步方式设计电路。 5、除非是关键路径的设计，一般不调用门级元件来描述设计的方法，建议采用行为语句来完成设计。 6、用always过程块描述组合逻辑，应在信号敏感列表中列出所有的输入信号。 7、所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。 8、在verilog模块中，任务（task）通常被综合成组合逻辑的形式，每个函数（function）在调用时通常也被综合为一个独立的组合电路模块。 9、用户自定义原语（UDP）是不可综合的，它只能用来建立门级元件的仿真模型。 一般综合工具支持的V erilog HDL结构

移位运算符：V erilog HDL提供向右（>>）及向左(<<)两种运算符，运算符高位或地位一旦移出即予丢弃，其空缺的位则予以补零。 连续赋值语句（assign）、case语句、if…else语句都是可以综合的 initial 语句内若包含有多个语句时，必须以begin end 作聚合；单一的初值赋值，因此并不需以begin end做聚合。 循环（Loops）并不能单独地在程序中存在，而必须在initial和always块中才能使用。initial过程块中的语句仅执行一次，而always块中的语句是不断重复执行的。 编写顶层模块的注意事项 每个端口除了要声明是输入、输出还是双向外，还要声明其数据类型，是连线型（wire）还是寄存器型（reg），如果没有声明则综合器默认为wire型。 1、输入和双向端口不能声明为寄存器型。 2、在测试模块中不需要定义端口。 编写testbentch所归纳的心得

转《明德扬分享》之【状态机的使用】

转《明德扬分享》之【状态机的使用】 （本文档由明德扬精心设计，版权归明德扬科教所有，转载请注明出处，否则明德扬有权追究其法律责任） 1.状态机概述 1.1 状态机的定义及作用 有限状态机FSM(Finite State Machine)简称状态机，通俗地说，状态机就是把全部的情况分成几个场景，这些场景的工作方式明显不同。广义而言，因触发器本身就是若干状态的集合，故只要涉及触发器应用的电路都属于状态机范畴，也即任何时序模型都可以归结为一个状态机。 状态机是数字系统设计的重要组成部分，对于数字系统设计工程师，面对的只要是时序电路设计，状态机的概念则是必须贯穿于整个设计始终的最基本的设计思想和设计方法论。只有从电路状态的角度去考虑，才能从根本上把握可靠、高效的时序逻辑的设计关键。在现代数字系统设计中，状态机的设计对系统的高速性能、高可靠性、高稳定性都具有决定性的作用。 状态机应用广泛（特别是对于操作和控制流程非常明确的系统设计），在数字通信领域、自动化控制领域、CPU设计领域等都拥有不可或缺的重要地位。 1.2 状态机的分类 按照不同的标准，状态机也有多种不同的分类形式，主要有以下几种： 1) 以状态机的信号输出方式分，有Mealy型和Moore型两种状态机。Mealy型状态机输出由当前状态和输入共同确定，Moore型状态机输出则仅取决于当前状态。 2) 以状态机的描述结构上分，有一段式、两段式、三段式三种类型状态机。 l 将整个状态机写到1个进程模块里，在该模块中既描述状态转移又描述状态的输入输出，称为一段式描述方法，即所谓的单进程状态机； l 一个模块用同步时序描述状态转移，另一个模块用组合逻辑判断状态转移条件、描述状态转移规律及逻辑输出，称为两段式描述方法；

verilog语句可综合vs不可综合

1）所有综合工具都支持的结构： always，assign，begin，end，case，wire，tri，supply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。 2）所有综合工具都不支持的结构： time，defparam，$finish，fork，join，initial，delays，UDP，wait。 3）有些工具支持有些工具不支持的结构： casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。 建立可综合模型的原则 要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点： 1）不使用initial。 2）不使用#10。 3）不使用循环次数不确定的循环语句，如forever、while等。 4）不使用用户自定义原语（UDP元件）。 5）尽量使用同步方式设计电路。 6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。 7）用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。8）所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。 9）对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。 10）不能在一个以上的always过程块中对同一个变量赋值。而对同一个赋值对

Verilog奇偶分频、一段式、两段式、三段式状态机

汇报总结 1、偶数分频 偶数倍分频相对简单，可以通过计数器对预分频的脉冲沿计数实现，如果要进行N倍（N为整数）偶数分频，可由预分频的时钟触发计数器计数，当计数器从0计数到N/2—1时，输出时钟进行翻转，并给计数器一个复位信号，使得下一个时钟从零开始计数，以此循环下去。分频的主体程序如下： `define div_en 8 module freq_div_even(clk_in, reset, clk_out ); input clk_in; input reset; output clk_out; reg clk_out; reg[2:0] count; initial begin count=0; clk_out=0; end always@(posedge clk_in) begin if(!reset) begin count<=0; clk_out<=0; end else if(count==(`div_en/2-1)) begin clk_out<=~clk_out; count<=0; end else begin count<=count+1; end end endmodule 下面定义N为8,对一个脉冲8分频,测试程序如下: `timescale 1ns/1ns module testbench; reg reset; reg clk_in; reg[2:0] count;

wire clk_out; freq_div_even test(.clk_in(clk_in), .reset(reset), .clk_out(clk_out) ); initial begin reset=0; clk_in=0; #5 reset=1; end always #10 clk_in=~clk_in; endmodule 波形图如下: 2、奇数分频 对于对占空比没有特殊要求的奇数分频，需要对上升沿和下降沿脉冲进行计数，利用下降沿产生的波形移相半个输入脉冲的作用，最后用错位“异或”法实现。一个n(n=3)分频的程序如下： module clk_divN( clk_in, reset, clk_out ); input clk_in; input reset; output clk_out; integer cnt1,cnt2; reg clk_divp; reg clk_divn; parameter n=3; always@(posedge clk_in) begin if(!reset) begin clk_divp<=0; cnt1<=0; end else

Verilog状态机的写法

Verilog状态机的写法－转 1 引言 Verilog HDL作为当今国际主流的HDL语言,在芯片的前端设计中有着广泛的应用。它的语法丰富，成功地应用于设计的各个阶段：建模、仿真、验证和综合等。可综合是指综合工具能将Verilog HDL代码转换成标准的门级结构网表，因此代码的描述必须符合一定的规则。大部分数字系统都可以分为控制单元和数据单元两个部分，控制单元的主体是一个状态机，它接收外部信号以及数据单元产生的状态信息，产生控制信号，因而状态机性能的好坏对系统性能有很大的影响。 有许多可综合状态机的Verilog代码描述风格，不同代码描述风格经综合后得到电路的物理实现在速度和面积上有很大差别。优秀的代码描述应当易于修改、易于编写和理解，有助于仿真和调试，并能生成高效的综合结果。 2 有限状态机 有限状态机(Finite State Machine,FSM)在数字系统设计中应用十分广泛。根据状态机的输出是否与输入有关，可将状态机分为两大类：摩尔(Moore)型状态机和米莉 (Mealy)型状态机。Moore型状态机的输出仅与现态有关；Mealy型状态机的输出不仅与现态有关，而且和输入也有关。图1是有限状态机的一般结构图，它主要包括三个部分，其中组合逻辑部分包括状态译码器和输出译码器，状态译码器确定状态机的下一个状态，输出译码器确定状态机的输出，状态寄存器属于时序逻辑部分，用来存储状态机的内部状态。 图1 状态机的结构框图 2.1 好的状态机标准 好的状态机的标准很多，最重要的几个方面如下： 第一，状态机要安全，是指FSM不会进入死循环，特别是不会进入非预知的状态，而且由于某些扰动进入非设计状态，也能很快的恢复到正常的状态循环中来。这里面有两层含义。其一要求该FSM的综合实现结果无毛刺等异常扰动，其

verilog语言的综合与不可综合

Verilog的综合与不可综合 综合说明编的代码可以对应出具体的电路，不可综合说明没有对应的电路结构。不可综合的代码编译通过，只能看到输出，不能实现电路，就是不能用来制作具体的芯片。 一、基本 Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。 二：verilog语句结构到门级的映射 1、连续性赋值：assign 连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因些连续性赋值的目标结点总是综合成由组合逻辑驱动的结点。Assign语句中的延时综合时都将忽视。 2、过程性赋值： 过程性赋值只出现在always语句中。 阻塞赋值和非阻塞赋值就该赋值本身是没有区别的，只是对后面的语句有不同的影响。 建议设计组合逻辑电路时用阻塞赋值，设计时序电路时用非阻塞赋值。 过程性赋值的赋值对象有可能综合成wire,latch,和flip-flop，取决于具体状况。如，时钟控制下的非阻塞赋值综合成flip-flop。 过程性赋值语句中的任何延时在综合时都将忽略。 建议同一个变量单一地使用阻塞或者非阻塞赋值。 3、逻辑操作符： 逻辑操作符对应于硬件中已有的逻辑门 4、算术操作符： Verilog中将reg视为无符号数，而integer视为有符号数。因此，进行有符号操作时使用integer,使用无符号操作时使用reg。 5、进位： 通常会将进行运算操作的结果比原操作数扩展一位，用来存放进位或者借位。如： Wire [3:0] A,B; Wire [4:0] C; Assign C=A+B; C的最高位用来存放进位。 6、关系运算符： 关系运算符：<,>,<=,>= 和算术操作符一样，可以进行有符号和无符号运算，取决于数据类型是reg，net还是integer。

状态机写法

1 引言 Verilog HDL作为当今国际主流的HDL语言,在芯片的前端设计中有着广泛的应用。它的语法丰富，成功地应用于设计的各个阶段：建模、仿真、验证和综合等。可综合是指综合工具能将Verilog HDL代码转换成标准的门级结构网表，因此代码的描述必须符合一定的规则。大部分数字系统都可以分为控制单元和数据单元两个部分，控制单元的主体是一个状态机，它接收外部信号以及数据单元产生的状态信息，产生控制信号，因而状态机性能的好坏对系统性能有很大的影响。 有许多可综合状态机的Verilog代码描述风格，不同代码描述风格经综合后得到电路的物理实现在速度和面积上有很大差别。优秀的代码描述应当易于修改、易于编写和理解，有助于仿真和调试，并能生成高效的综合结果。 2 有限状态机 有限状态机(Finite State Machine,FSM)在数字系统设计中应用十分广泛。根据状态机的输出是否与输入有关，可将状态机分为两大类：摩尔(Moore)型状态机和米莉(Mealy)型状态机。Moore型状态机的输出仅与现态有关；Mealy型状态机的输出不仅与现态有关，而且和输入也有关。图1是有限状态机的一般结构图，它主要包括三个部分，其中组合逻辑部分包括状态译码器和输出译码器，状态译码器确定状态机的下一个状态，输出译码器确定状态机的输出，状态寄存器属于时序逻辑部分，用来存储状态机的内部状态。

图1 状态机的结构框图 2.1 好的状态机标准 好的状态机的标准很多，最重要的几个方面如下： 第一，状态机要安全，是指FSM不会进入死循环，特别是不会进入非预知的状态，而且由于某些扰动进入非设计状态，也能很快的恢复到正常的状态循环中来。这里面有两层含义。其一要求该FSM的综合实现结果无毛刺等异常扰动，其二要求FSM要完备，即使受到异常扰动进入非设计状态，也能很快恢复到正常状态。 第二，状态机的设计要满足设计的面积和速度的要求。 第三，状态机的设计要清晰易懂、易维护。 需要说明的是，以上各项标准，不是割裂的，它们有着直接紧密的内在联系。在芯片设计中，对综合结果评判的两个基本标准为：面积和速度。“面积”是指设计所占用的逻辑资源数量；“速度”指设计在芯片上稳定运行所能够达到的最高频率。两者是对立统一的矛盾体，要求一个设计同时具备设计面积最小，运行频率最高，这是不现实的。科学的设计目标应该是：在满足设计时序要求(包含对设计最高频率的要求)的前提下，占用最小的芯片面积，或者在所规定的面积下，使设计的时序余量更大，频率更高。另外，如果要求FSM安全，则很多时候需要使用“full case”的编码方式，即将状态转移变量的所有向量组合情况都在FSM 中有相应的处理，这经常势必意味着要多花更

Verilog HDL入门基础之时序状态机的设计

时序状态机的设计入门与提高 计算机及具有存储器或按照所存储信息执行一系列操作的其他数字系统统称为“时序状态机”，其电路可以通过时序逻辑进行建模。时序状态机的性能与组合逻辑不同，因为时序状态机的输出不仅仅取决于当前的输入值，而且取决于历史的输入值。时序状态机被广泛应用于需要指定顺序操作的应用中。所有的时序状态机都具有如图的通用反馈结构，在这种结构中时序状态机的下一状态是由当前状态和当前输入一起形成的： 时序状态机可以按是否受一个公共的时钟控制（钟控）分为同步状态机和异步状态机；根据状态数目是否有限分为有限状态机和无限状态机。此处只讨论有限状态机。 有限状态机的（FSM）分类 有限状态机有米利（Mealy）机和摩尔（Moore）机： 米利（Mealy）机： 米利（Mealy）机的下一状态和输出都取决于当前状态和当前输入。 摩尔（Moore）机： 摩尔（Moore）机的下一状态取决于当前状态和当前输入，而输出仅仅取决于当前状态。 有限状态机常用的描述、开发方法 有限状态机可以借助时序图、状态表、状态图以及ASM图进行系统的描述与设计。

?时序图可以用于说明系统中及系统与周围环境的接口中信号的有效输入与状态转移之间的关系。 ?状态表与状态转移表以表格的形式表示在当前状态和输入的各种组合下状态机的下一状态和输出 ?状态转移图（STG）是一种有向图，图中带有标记的节点或顶点与时序状态机的状态一一对应。当系统处于弧线起点的状态时，用有向边或弧线表示在输入信号的作用下可能发生的状态转移。米利机STG的顶点用状态进行标记，状态转移图的有向边有下面两种标记方法： （1）用能够导致状态向指定的下一状态转移的输入信号来标记 （2）在当前状态下，用输入信号的输出来进行标记 摩尔机的状态转移图与米利机相类似，但它的输出是由各状态的顶点来表示的，而不是在弧线上表示 ?算法状态机（ASM）图是时序状态机功能的一种抽象，是模拟其行为特性的关键工具。 它类似于软件流程图，但显示的是计算流程图（如寄存器操作）的时间顺序，以及在状态机输入影响下发生的时序步骤。ASM图描述的是状态机的行为动作，而不是存储元件所存储的内容。有时候用机器工作期间的行为动作来描述状态机的状态，比起用状态机产生的数据进行描述更为方便也更为重要 ?ASMD图是ASM图的扩展。状态机的一个重要应用就是控制时序状态机数据通道上的寄存器操作，而该时序状态机已被分为控制器和数据通道。控制器可以用ASM图来描述，我们修改ASM图的目的是把它连接到状态机所控制的数据通道上。当控制器的状态沿着通道发生转移时，通过标注每个数据通道来指出那些在相关数据通道单元中所发生的寄存器操作以这种方式连接到数据通道的ASM图被称为算法状态机和数据通道（ASMD）图。在把时序状态机数据通道的设计从控制器的设计中分离出来，并在两个单元之间保持清晰联系的情况下，ASMD图有助于阐明这样的时序状态机设计方法。与状态转移并行发生的寄存器操作是在图的通道上标注的，而不是在通道上的条件框或状态框中标注的，因为这些寄存器并不是控制器的一部分。由控制器产生的输出是那些控制数据通道寄存器的信号，以及引发ASM图上标注的寄存器操作的信号。 基于状态转移图（STG）的设计 对于一个同步时序状态机的给定的STG，设计的任务就是确定下一状态和输出逻辑。如果用一个二进制码来表示时序状态机的状态，那么其值可以存储在触发器中。在时钟的各个有效沿处，状态保持触发器的输入变成下一个时钟周期的状态。同步时序状态机的设计就是要根据机器的状态和外部输入来确定能形成触发器输入的逻辑，该逻辑为组合逻辑，并且应该是最简逻辑。对于有效地STG而言，其每个顶点必须表示一个唯一的状态；每个弧线则表示在指定输入信号的作用下，从给定状态到下一状态的转移，并且从一个节点出发的各弧线必须对应一个唯一的输入。通常，与从一个节点出发的一组弧线有关的布尔条件必须满足和为1（即状态转移图必须考虑到从一个节点出发的所有的可能的状态转移），并且在给定状态下与输入变量判定有关的每个分支条件必须对应于一条唯一的弧线（即时序状态机仅可以由一个节点经过一条弧线转移到下一状态）。根据时钟到来之前的状态值和当前输入值，由同步时序状态机的STG所表示的状态转移将在时钟信号的有效沿处发生。 基于状态转移图（STG）的有限状态机的系统设计方法通常包括以下几个步骤： （1）构建状态机的STG （2）消去等价状态

Verilog可综合与不可综合语句汇总

1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout，input，instantitation，module，negedge，posedge，operators，output，parameter。 （2）所有综合工具都不支持的结构：time，defparam，$finish，fork，join，initial，delays，UDP，wait。 （3）有些工具支持有些工具不支持的结构：casex，casez，wand，triand，wor，trior，real，disable，forever，arrays，memories，repeat，task，while。 建立可综合模型的原则 要保证Verilog HDL赋值语句的可综合性，在建模时应注意以下要点：（1）不使用initial。 （2）不使用#10。 （3）不使用循环次数不确定的循环语句，如forever、while等。 （4）不使用用户自定义原语（UDP元件）。 （5）尽量使用同步方式设计电路。 （6）除非是关键路径的设计，一般不采用调用门级元件来描述设计的方法，建议采用行为语句来完成设计。 （7）用always过程块描述组合逻辑，应在敏感信号列表中列出所有的输入信号。 （8）所有的内部寄存器都应该能够被复位，在使用FPGA实现设计时，应尽量使用器件的全局复位端作为系统总的复位。 （9）对时序逻辑描述和建模，应尽量使用非阻塞赋值方式。对组合逻辑描述和建模，既可以用阻塞赋值，也可以用非阻塞赋值。但在同一个过程块中，最好不要同时用阻塞赋值和非阻塞赋值。 （10）不能在一个以上的always过程块中对同一个变量赋值。而对同一个赋值对象不能既使用阻塞式赋值，又使用非阻塞式赋值。