数电一位加法器的设计

数字电子技术基础

综合性实验

设计题目:一位加法器的设计

班级：电力实1102

组员：尹献杰庞曼蓝峥

王雪松孙永健李卓桁

一、课程设计的目的

（1）通过本次课程设计, 熟悉相关逻辑器件的使用，掌握组合逻辑电路的设计方法；

（2）通过本次课程设计，掌握Multisim的使用，并运用Multisim设计电路图，模拟其工作环境。

二、课程设计的题目描述与要求

题目:一位十进制BCD码加法器

我们要设计一个两个十进制数加法器(含进位位)，其中十进制数编码为8421码。十进制数加法可首先转换为二进制加法来执行。然后，若得到的和大于9，则产生一个进位值，并在得到的和值上加6(这是用来补足未使用的六种输入组合)。

要求：（1）利用基本逻辑门电路和编码器，译码器及计数器完成电路（2）用LED管显示

三、实验器件

两片全加器74LS83芯片

一片与非门74LS00芯片

一片三输入的与非门74LS10芯片

两片74HC4511

七段显示译码器和两个LED显示器。

四、实验原理

（1）8421码加法运算的准则：

1.两个十进制数的8421码相加时按“逢二进一”的原则进行。

2.当和小于等于9时，不需要校正。

3.当和大于9时，需要加6校正。

4.在做加6校正时，将产生向上一位的进位。

（2）实验原理图

图1

五、关于进位的处理

我们用二进制加法器对两数相加，并看其和是否大于10。若和大于10，则必须在结果处加6(0110)。十进制加法器共使用了两个二进制加法器，其框图见图 2。进位检测电路检测的是第一个加法器(包括进位)的输出。若其输出大于9，则检测电路输出1。这就是十进制加法器的进位输出，同时也是校正指示位。当进位输出为1时，第一个加法器得到的结果加6；当进位输

出为0时，第一个加法器得到的结果加0。进位检测电路的卡诺图见图3。

图 2

图 3

理论图如图4：

图3

图4

由于用与非门比较方便所以我们选用了与非门电路

有以下两种选择： 1)443424434244342Y=C +S S +S S =C +S S +S S C S S S S =??

这种方式用一片74LS00和一片74LS10可以实现 (2)443424434244342Y=C +S S +S S =C +S S +S S C S S S S =??

这种方式用两片74LS00可以实现

由于第一种方式简单所以我们选用了第一种方式

其仿真模块的实现如图5：

七、仿真实现

（1）无进位的仿真结果

（2）有进位情况的仿真结果

八.总结

通过这次课程设计，我学到很多很多的东西，不仅巩固了以前所学过的知识，而且学到了很多在书本上所没有学到过的内容。通过这次课程设计使我懂得了理论与实际相结合是很重要的，只有理论知识是远远不够的，只有把所学的理论知识与实践相结合起来，从理论中得出结论，才是真正的知识，才能提高自己的实际动手能力和独立思考的能力。在设计的过程遇到了各种各样的问题，同时在设计的过程中发现了自己的不足之处，对以前所学过的知识理解得不够深刻，掌握得不够牢固，通过这次课程设计，把以前所学过的知识重新温故，巩固了所学的知识。

另外，此次设计的完成离不开我们全体成员的通力合作，培养我们的团队合作精神。

实验一1位二进制全加器的设计

龙岩学院实验报告 班级学号姓名同组人 实验日期室温大气压成绩 实验题目：基于原理图输入法的1位二进制全加器的设计 一、实验目的 1、学习、掌握QuartusⅡ开发平台的基本使用。 2、学习基于原理图输入设计法设计数字电路的方法，能用原理图输入设计法 设计1位二进制半加器、1位二进制全加器。 3、学习EDA-V型实验系统的基本使用方法。 二、实验仪器 装有QuartusⅡ软件的计算机一台、EDA系统实验箱、导线若干 三、实验原理 半加器只考虑两个1位二进制数相加，而不考虑低位进位数相加。半加器的逻辑函数 为 式中A和B是两个相加的二进制数，S是半加和，C是向高位的进位数。表1为半加器真值表。 表1 A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 0 显然，异或门具有半加器求和的功能，与门具有进位功能。 其逻辑图跟逻辑符号如下图：

全加器除了两个1位二进制数相加以外，还与低位向本位的进位数相加。表2为全加器的真值表。 表2 A i B i C I-1 C i S 0 0 0 0 0 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 0 0 1 1 0 1 1 0 1 1 0 1 0 1 1 1 1 1 由真值表可得出逻辑函数式 式中，A i 和B i 是两个相加的1为二进制数，C i-1 是由相邻低位送来的进位数， S I 是本位的全加和，C I 是向相邻高位送出的进位数。其逻辑图跟逻辑符号如下图所示： 四、实验内容 1、根据1位二进制半加器、1位二进制全加器的真值表，设计并画出1位二进制半加器的原理框图，由半加器及门电路设计并画出1位二进制全加器的原理框图（最终设计的是1位二进制全加器）。

实验一 八位全加器的设计

电子科技大学电子工程学院标准实验报告（实验）课程名称EDA技术与应用 姓名:孙远 学号:2010021030002 指导教师:窦衡 电子科技大学教务处制表

实验一八位全加器的设计 一、预习内容 1.结合教材中的介绍熟悉QuartusⅡ软件的使用及设计流程； 2.八位全加器设计原理。 二、实验目的 1.掌握图形设计方法； 2.熟悉QuartusⅡ软件的使用及设计流程； 3.掌握全加器原理，能进行多位加法器的设计。 三、实验器材 PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干 四、实验要求 1、用VHDL设计一个四位并行全加器； 2、用图形方式构成一个八位全加器的顶层文件； 3、完成八位全加器的时序仿真。 五、实验原理与内容 1、原理： 加法器是数字系统中的基本逻辑器件。例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。多位加法器的构成有两种方式：并行进位和串行进位方式。并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。 实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。

2、实现框图： 1）四位加法器 四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如下图所示，其中CSA为一位全加器。显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。 通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。因此，减小进位的延迟对提高运算速度非常有效。下图是减少了进位延迟的一种实现方法。可见，将迭代关系去掉，则各位彼此独立，进位传播不复存在。因此，总的延迟是两级门的延迟，其高速也就自不待言。 2）八位加法器 用两个并行四位加法器实现一个八位加法器的框图如下：

数电课程设计秒计时器

数电课程设计秒计时器 The final edition was revised on December 14th, 2020.

课程设计任务书 学生姓名：专业班级： 指导教师：工作单位： 题目: 30秒计时器 电路设计 控制电路的设计...................................................................... (13) 报警电路............................................................................ (16)

摘要 计时器在人类生活中有着非常重要而广泛的应用，古时候人们就开始用沙漏和水漏做定时工具，随着科技和社会的发展，人们开始用全新的方法来改造计时器以达到准确计时的目的。 篮球竞赛计时器就是一种典型的计时器的应用。在篮球比赛中规定球友持球的时间不能超过30秒，否则就是犯规。本课程设计的“篮球竞赛30秒计时器”，可用于篮球比赛中，用于对球员持球时间进行30秒限制，一旦球员持球的时间超过了30秒，它将自动报警从而判定刺球员的犯规。 本文设计用的是实现以中小规模集成电路设计计时器的方法，它是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。它是由时钟脉冲产生电路、计数电路、译码驱动及显示电路、报时电路及电源电路组成。时钟脉冲采用555定时器构成多谐振荡电路产生，。。。。通过EDA软件Multisim10绘制了电子电路仿真原理图，并进行仿真，同时用万能板焊接制作了硬件实现电路。

Abstract Clock ，as we all know ，is widly and importantly used in human ancient,our ancestor began to use sandglass and hourglass as timework,but,with the fast development of science and sociaty,people start using all new method to change out clock and make it more exacat. Basketball game is a particular field to use is a rule in basketball game that player can ’t hold the ball exceed 30 seconds,otherwise it is a foul.”the 30 seconds clock in basketball game ”designed in my course design can used in badketball game,to limited players hold the ball in players hold ball over 30 seconds it will give an alarm by itself to judge the player is foul. What the paper use is the design to realize medium scale with integrated circuit design method, it is a kind of typical digital circuits, including the portfolio logic circuit and the sequential is constitute by the clock pulse circuits, counting circuit, decode drive and display circuit, chime circuit and power circuit component. Clock pulse 555 timing constitute by multiple resonance swing circuit produce,... we draws electronic circuit simulation principle chart and simulation through Multisim10 EDA software, at the same time we use the universal plate welding to made hardware realization circuit. 1系统原理框图 图 1系统原理框图 一． 1秒脉冲发生器： 秒脉冲信号发生器需要产生一定精度和幅度的矩形波信号。实 现这样矩形波的方法很多，可以由非门和石英振荡器构成，可由单稳态电路构成，可以由施密特触发器构成，也可以由555点哭构成等。 不同的电路队矩形波频率的精度要求不同，由此可以选用不同电路结构的脉冲信号发生器。本实验中由于脉冲信号作为计数器的计时脉冲，其精度直接影响计数器的精度，因此要求脉冲信号有比较高的精度。一般情况下，要做出一个精度比较高的 频率很低的振荡器有一定的难度 工程上解决这一问题的办法就是先做一个频率比较高的矩形波 秒脉冲发生器 计时器 译码显示电路 控制电路 报警电路 外部操作开关

实验一 一位二进制全加器设计实验

南昌大学实验报告 学生姓名： 学 号： 专业班级： 中兴101 实验类型：■ 验证 □ 综合 □设计 □ 创新 实验日期： 2012 9 28 实验成绩： 实验一 一位二进制全加器设计实验 一．实验目的 （1）掌握Quartus II 的VHDL 文本设计和原理图输入方法设计全过程； （2）熟悉简单组合电路的设计，掌握系统仿真，学会分析硬件测试结果； （3） 熟悉设备和软件，掌握实验操作。 二．实验内容与要求 （1）在利用VHDL 编辑程序实现半加器和或门，再利用原理图连接半加器和或门完成全加器的设计，熟悉层次设计概念； （2）给出此项设计的仿真波形； （3）参照实验板1K100的引脚号，选定和锁定引脚，编程下载，进行硬件测试。 三．设计思路 一个1位全加器可以用两个1位半加器及一个或门连接而成。而一个1位半加器可由基本门电路组成。 (1) 半加器设计原理 能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器。或：只考虑两个一位二进制数的相加，而不考虑来自低位进位数的运算电路，称为半加器。图1为半加器原理图。其中：a 、b 分别为被加数与加数，作为电路的输入端；so 为两数相加产生的本位和，它和两数相加产生的向高位的进位co 一起作为电路的输出。 半加器的真值表为 表1 半加器真值表 由真值表可分别写出和数so ，进位数co 的逻辑函数表达式为： b a b a b a so ⊕=+=- - （1） ab co = （2） 图1半加器原理图 (2) 全加器设计原理 除本位两个数相加外，还要加上从低位来的进位数，称为全加器。图2全加器原理图。全加器的真值表如下：

8位全加器的设计

课程设计报告 课程名称数字逻辑课程设计 课题8位全加器的设计 专业计算机科学与技术 班级12０2 学号３4 姓名贺义君 指导教师刘洞波陈淑红陈多 2013年１2月13日

课程设计任务书 课程名称数字逻辑课程设计 课题8位全加器的设计 专业班级计算机科学与技术1202 学生姓名贺义君 学号3４ 指导老师刘洞波陈淑红陈多审批刘洞波 任务书下达日期：2013年12月1３日 任务完成日期：２０14年01月２1日

一、设计内容与设计要求 1.设计内容： 本课程是一门专业实践课程，学生必修的课程。其目的和作用是使学生能将已学过的数字电子系统设计、VＨDL程序设计等知识综合运用于电子系统的设计中,掌握运用VHDＬ或者Veｒiｌｏg HＤL设计电子系统的流程和方法,采用Quａrtｕs II等工具独立应该完成1个设计题目的设计、仿真与测试。加强和培养学生对电子系统的设计能力,培养学生理论联系实际的设计思想，训练学生综合运用数字逻辑课程的理论知识的能力，训练学生应用Ｑｕａrtus II进行实际数字系统设计与验证工作的能力,同时训练学生进行芯片编程和硬件试验的能力。 题目一４线-16线译码器电路设计； 题目二16选1选择器电路设计; 题目三4位输入数据的一般数值比较器电路设计 题目四10线-４线优先编码器的设计 题目五8位全加器的设计 题目六RS触发器的设计; 题目七JK触发器的设计; 题目八Ｄ触发器的设计; 题目九十进制同步计数器的设计； 题目十T触发器的设计; 每位同学根据自己学号除以1０所得的余数加一，选择相应题号的课题。 参考书目 1 EＤA技术与VHDL程 序开发基础教程 雷伏容，李俊,尹 霞 清华大学出版 社 ９７８－7-30２－２２ 41６－7 20１ TＰ３1２VＨ／ 36 2 VHDL电路设计雷伏容清华大学出版 社 7-302－１42２６-2 2006 TＮ702/１85 3 ＶHDL电路设计技术王道宪贺名臣? 刘伟 国防工业出版 社 ７-118-03３52-9 2004 TN7０２/6２ 4 ＶHＤL 实用技术潘松，王国栋７-8１06 5 7－８106５－2９０－7 2000 TＰ３１２VＨ/1 5 ＶＨＤL语言１０0 例详解 北京理工大学Ａ SIＣ研究所 7-9０0６25 7－90０6２5-0２-X 1９ 99 TP３12VＨ/3 6 ＶHDL编程与仿真王毅平等人民邮电出版 社 ７-１15-0864１-９ 2０ 00 ７ 3.9621/W38V 7 ＶＨDL程序设计教程邢建平?曾繁泰清华大学出版 社 7-302-116５２-０ 200 ５ ＴP312VＨ/27 ／3

实验一-加法器的设计与实现讲解

实验项目二：简单计算器设计与实现基本要求： 1. 能够实现加减运算 2. 能够实现乘法运算 扩展要求： 1.能够实现除法运算 一、实验目的 利用原件例化语句完成一个8位加法器的设计。 二、实验环境 Quartus II 开发系统 三、实验内容 1、掌握层次化设计的方法； 2、掌握一位全加器工作原理； 3、掌握用VHDL文本输入法设计电子线路的详细流程； 4、掌握元件例化语句用法； 5、熟悉软硬件设计验证方法。 四、实验过程 设计思想： 8位二进制加法器可以由8个全加器通过级联的方式构成。根据全加器级联的原理，用VHDL设计一个8位二进制数的加法器，可以先设计一个一位全加器，然后利用一位全加器采用元件例化的方式实现加法器。 实验步骤： 1、设计一个全加器 新建工程，建立源文件，输入VHDL设计文件，如下图所示：

完成设计文件输入后，保存文件，对文件进行编译、仿真，以下是仿真结果，如图所示： 由图可知仿真结果正确。 2、元件例化 把VHDL设计文件转为原理图中使用的元件。在文件菜单File中选择Creat/Update选项，单击Create Symbol File for Current File 选项，系统自动生成相应的元件标号。 重复新建文件的操作，选择Block Diagram/Schmatic File 选项，新建一个原理图文件，在添加元件列表中可以看到自动生成的元件，选择full_adder这个元件添加到原理图中，如下图所示：

3、完成顶层图的设计 用生成的元件标号，完成顶层图的设计。这里有两种方法，一种是直接用原理图设计，根据原理图设计工具的使用方法，完成顶层文件的设计，这个方法比较复杂，所以这里选择另一种方法，通过VHDL设计文件。 继续建立源文件，输入VHDL设计文件，如下图所示： 依照上述步骤，保存文件，对文件进行编译、仿真，以下是仿真结果，如图所示：

三位数显示计时器定时器数电课程设计

文档大全 沈阳航空航天大学 课程设计三位数字显示计时器定时器设计 班级 学号 学生姓名 指导教师

文档大全 沈阳航空航天大学 课程设计任务书 课程名称电子线路课程设计 课程设计题目三位数字显示计时器定时器设计 课程设计的内容及要求： 一、设计说明与技术指标 设计一个三位数字显示计时器、定时器电路，技术指标如下： ①计时、定时能够任意启停，保持计时、定时结果； ②开机自动复位； ③最大显示时间为9分59秒； ④设置时间，定时报警； 二、设计要求 1．在选择器件时，应考虑成本。 2．根据技术指标，通过分析计算确定电路和元器件参数。 3．画出电路原理图（元器件标准化，电路图规范化）。 三、实验要求 1．根据技术指标制定实验方案；验证所设计的电路，用软件仿真。 2．进行实验数据处理和分析。 四、推荐参考资料 1. 童诗白，华成英主编．模拟电子技术基础．[M]北京：高等教育出版社，2006年 五、按照要求撰写课程设计报告

文档大全 成绩评定表： 序号 评定项目 评分成绩 1 设计方案正确，具有可行性，创新性（ 15分） 2 设计结果可信（例如：系统分析、仿真结果）（15分） 3 态度认真，遵守纪律（15分） 4 设计报告的规范化、参考文献充分（不少于5篇）（25分） 5 答辩（30分） 总分 最终评定成绩（以优、良、中、及格、不及格评定） 指导教师签字： 2016年 12月 31日

文档大全 一、概述 此次课设题目为及时定时系统，计时器和定时器在人们日常生活中有着广泛的应用， 本次课程就是设计利用555定时器以及数字逻辑芯片和数码管实现数字电子计时器和定时器功能，能够满足基本的功能要求，电路要求由可控脉冲发生器、计数电路，显示数码管电路以及报警电路组成。旨在通过这次课程设计实现知识的活学活用，能够将知识运用到实践中去，数字电路分为组合电路和逻辑电路，而本次课设则是基于对逻辑同步或者异步知识的掌握，能够根据题目选用相应的芯片，设计相应的电路，是本次实验最大的目的。 二、方案论证 方案一：使用数字电路的原理设计本方案，方案一利用555定时器以及数字逻辑芯片和数码管实现数字电子计时器和定时器功能，电路要求由可控脉冲发生器、计数电路，显示数码管电路以及报警电路组成。使用555多谐振荡器产生脉冲信号，使用数字芯片进行计数，通过LED 进行报警最后使用显示译码器显示计数。所以一共有四部分组成。 图1 总体电路的原理框图 方案二： 方案二采用单片机编程进行设计实现计时器或者定时器的设计。

用门电路设计一位的全加器

实验二组合逻辑设计 一、实验目的 1、掌握组合电路设计的具体步骤和方法； 2、巩固门电路的运用和电路搭建能力； 3、掌握功能表的建立与运用； 4、为体验MSI（中规模集成电路）打基础。 二、实验使用的器件和设备 四2输入异或门74LS86 1片 四2输入正与非门74LS00 1片 TDS-4数字系统综合实验平台1台 三、实验内容 1．测试四2输入异或门74LS86 一个异或门的输入和输出之间的逻辑关系。 2．测试四2输人与非门74LS00一个与非门的输入和输出之间的逻辑关系。 3．等价变换Si=Ai○十Bi○十Ci-1 Ci=AiBi +（Ai○十Bi）Ci-1 4．画出变换后的原理图和接线图。 四、实验过程 1、选择实验题目，分析逻辑功能 用门电路设计一位的全加器 一位全加器：在进行两个数的加法运算时不仅要考虑被加数和加数而且要考虑前一位(低位)向本位的进位的一种逻辑器件。 2、根据逻辑功能写出真值表； 3、根据真值表写出逻辑函数表达式； Si=Ai○十Bi○十Ci-1 Ci=AiBi +（Ai○十Bi）Ci-1 4、利用卡诺图法或布尔代数法对逻辑函数表达式进 行化简； 不需化简 Si=Ai○十Bi○十Ci-1 Ci=AiBi +（Ai○十Bi）Ci-1 5、将化简的逻辑表达式等价变换，统计出实验所需芯片；

Si=Ai○十Bi○十Ci-1 所需芯片： 四2输入异或门74LS86 1片 四2输入正与非门74LS00 1片 6、根据各芯片的引脚图，测试所有需用芯片的功能，画出各芯片的功能表； VCC VCC 74LS86接线图 74LS00接线图 74LS 86芯片测试结果74LS00 芯片测试结果

加法器设计介绍

加法器设计介绍 算术逻辑部件主要处理算术运算指令和逻辑运算指令，它的核心单元是加法器。这个加法器是影响算术逻辑部件整体性能的关键部分，因为几乎所有的算术运算和逻辑运算，都要通过它来完成。 加法器结构包括串行进位加法器(Carry Ripple Adder，CRA)、进位跳跃加法器(cany skip Adder，CKA)，以及较高速度的进位选择加法器(carry select Adder，CSA)、超前进位加法器(Can 了Look—a}lead Adder，CLA)和并行前缀加法器(Parallel Prcfix Adder)等。 串行进位加法器(CRA) 串行进位加法器是最简单、最基本的加法器结构。串行进位加法器的进位像水波一样依次通过每位，因此也称为“行波进位加法器”。它每次只能进行一位运算，因此速度很慢。 如下图所示 进位跳跃加法器(CKA) 进位跳跃加法器是串行进位加法器的改进结构。它将整个加法器分为几个组，如果某组的所有进位传播信号都为“1”，则将该组的进位输入直接传送到输出，而不需要进行进位运算。这个过程好像进位做了一个跳过该组的动作，因此称为进位跳跃加法器。 为了实现跳跃进位，每组需要增加一个多路选择器和一个与门，这种结构可以提高加法器的运算速度，但是，速度的提高只有在某些特定的情况下才会出现。如下图所示

进位选择加法器(CSA) 进位选择加法器采用资源复制的基本思想，用硬件来换取速度。它将整个加法器分为几 个组，每组有两条路径，进位输入为“O”和“1”的两种情况通过两条路径同时计算。一 旦该组进位输入信号到来，通过多路选择器选择正确的进位输出与和值。如下图所示 由于采用了前瞻的思想，因此进位选择加法器的速度有很大提高。如果整个加法器分为 M 组，则运算延时可由第一组进位延时、M 个多路选择器的延时及一个和产生延时相加得到。进位选择加法器虽然具有较快的速度，但由于它采用了资源复制的方法，因此实现代价 也成倍增加。 一般的进位选择加法器每组具有相同的位数，延迟也与位数成线性关系，称为“线性进 位选择加法器”。如果不把每组设置为相同的位数，而是从低位到高位组内位数逐渐增大， 例如第一组2 位，第二组3 位，等三组4 位，等等。这种逐组位数加长的方法使加法器结构具有亚线性延迟的特性。经过计算，这种结构的延迟与位数的平方根成正比，因此称为“平 方根进位选择加法器”。

数电课程设计-30秒倒计时器

. 定时电路的设计 ——数字逻辑课程设计 学院：计算机学院 专业班级：计科13

时间：2015年1月4日 目录 设计要求 (3) 正文 一、倒计时器组成及原理 (3) 1.1倒计时计数器组成 (3) 1.2工作原理 (3) 二、拟定设计方案 (4) 2.1用Multisim进行仿真设计 (4) 2.2设计实现数码管显示 (4) 2.3设计555定时振荡实现秒振荡发生功能 (4) 2.4设计实现减法计数功能 (5) 2.5设计实现二位数减法计数功能 (5) 2.6设计实现反馈电路实现30秒计数功能 (5) 2.7设计实现控制电路实现启动、清零/复位和暂停/继续计数控制电路 (5) 2.7.1清零/复位电路 (5) 2.7.2暂停/继续计数电路 (6) 2.7.3启动电路 (7) 2.8设计实现闪烁报警电路 (8) 三、功能说明总结 (9) 四、课程设计小结 (9) 参考文献 (10) 附录： 一、电路原理图 (11) 二、元器件明细表 (11)

设计要求： 设计30秒倒计时计数器。 30秒倒计时器的设计功能要求包括： 1.具有30S减计时功能，计时时间到后发出声光报警信号（点亮LED，喇叭鸣叫）； 2.计时时间精确（用石英振荡器产生秒信号）； 3.用数码管显示剩余时间； 4.具有复位、启动、暂停、继续等操作按钮； 正文： 一、倒计时器组成及原理 1.1倒计时计数器组成 倒计时计数器选用TTL集成电路，主要由秒定时振荡发生器、减法计数器、译码器、七段数码显示器、控制电路、闪烁报警电路等组成，在电路工作过程中，电路能够通过控制器实现开始计数、清零/复位、暂停/继续计数等功能，在倒计时结束保持00状态并不断闪烁提示报警，原理图如下： 图1 1.2工作原理 当电路工作时，由555定时器组成多谐振荡器，选取适当的电容使振荡周期为1s；用两片减法计数器芯片级联组成二位数计数器，用七段数码管显示计数；控制电路通过控制减

一位全加器的设计

课程设计任务书 学生：袁海专业班级：电子1303班 指导教师：封小钰工作单位：信息工程学院 题目: 一位全加器的设计 初始条件： 计算机、ORCAD软件，L-EDIT软件 要求完成的主要任务:（包括课程设计工作量及其技术要求，以及说明书撰写等具体要求） 1、课程设计工作量：1周 2、技术要求： （1）学习ORCAD软件，L-EDIT软件。 （2）设计一个一位全加器电路。 （3）利用ORCAD软件对该电路进行系统设计、电路设计，利用L-EDIT软件进行版图设计，并进行相应的设计、模拟和仿真工作。 3、查阅至少5篇参考文献。按《理工大学课程设计工作规》要求撰写设计报告书。全文用A4纸打印，图纸应符合绘图规。 时间安排： 2016.12.30布置课程设计任务、选题；讲解课程设计具体实施计划与课程设计报告格式的要求；课程设计答疑事项。 2016.12.31-2017.1.2学习ORCAD软件和L-EDIT软件，查阅相关资料，复习所设计容的基本理论知识。 2017.1.3-2017.1.4对一位全加器电路进行设计仿真工作，完成课设报告的撰写。 2017.1.5 提交课程设计报告，进行答辩。 指导教师签名：年月日 系主任（或责任教师）签名：年月日

目录 摘要........................................................................ I ABSTRACT ................................................................... II 1绪论. (1) 1.1集成电路发展现状 (1) 1.2集成电路版图工具L-edit简介 (1) 2全加器原理及一位全加器原理图设计 (3) 2.1一位全加器原理简介 (3) 2.2实现一位全加器功能的原理图设计 (4) 2.2.1一位全加器原理图 (4) 2.2.2基于ORCAD的一位全加器设计 (4) 2.2.3 一位全加器的电路图仿真 (7) 3一位全加器的版图设计 (9) 3.1确定一位全加器版图结构 (9) 3.2源漏共享缩小版图面积 (10) 3.3 版图所需基础器件绘制编辑 (12) 3.3.1 PMOS、NMOS等基础器件编辑 (12) 3.3.2 两输入与非门与异或门的绘制编辑 (13) 3.3.3源漏共享得到版图 (14) 3.4 绘制最终一位全加器版图 (15) 4心得体会 (18) 5参考文献 (19)

8位全加器设计

基于原理图的8位全加器设计 实验目的：熟悉利用Quartus II的原理图输入方法设计简单的组合电路，掌握层次化设 计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。 实验原理：一个8位全加器可以由8个1位全加器串行构成，即将低位加法器的进位输 出cout与相临的高位加法器的最低位输入信号cin相接。 试验任务：1.完成半加器和全加器的设计。 2.建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，完成编译、综合、适配、仿真和硬件测试。 实验步骤： 一、1位全加器设计 1.建立工程文件夹adder,路径d:\adder。 2.输入设计项目和存盘 原理图编辑输入流程如下： （1）打开Quartus II，选择file—>new命令，在弹出的窗口中选择block diagram/schematic file 选项，单击ok按钮后将打开原理图编辑窗口。 （2）在编辑窗口中的任何一个位置上右击，将弹出快捷菜单，选择inset—>symbol命令，将弹出元件输入对话框。 （3）单击“…”按钮，找到基本元件库路径d:/altera/90/quartus/libraries/primitives/logic项（假设软件安装在D盘），选中需要的元件，单击“打开”按钮，此元件即显示在窗口中，然后单击symbol窗口中的ok按钮，即可将元件调入原理图编辑窗口中。也可以在name栏输入需要的元件名。调入好元件和引脚后，连接好电路，再输入各引脚名。 （4）选择file—>save as命令，选择刚才为自己的工程建立的目录d:\adder，将已设计好的原理图取名为h_adder.bdf，并存盘此文件夹内。 3.将设计好的项目设置成可调用的元件 为了构成全加器的顶层设计，必须将以上设计的半加器h_adder.bdf设置成可调用的元件。在打开半加器原理图文件的情况下，选择file—>create/update—>create symbol file for current file命令，即可将当前文件h_adder.bdf变成一个元件符号存盘，以待高层次设计中调用。4.设计全加器顶层文件 打开一个原理图编辑窗口，方法同前。在新打开的原理图窗口中双击，在弹出的窗口中选择project选项，选择h_adder.bdf，并调入其他元件，连接好电路。以f_adder.bdf名存在同一路径d:\adder中。 二、8位全加器设计 1.将刚设计好的1位全加器设置成可调用的元件，方法同上。 2.调入元件，连接电路图，以8f_adder.bdf保存于同一路径d:\adder中的文件夹中。 3.将顶层文件8f_adder.bdf设置为工程。 4.编译与仿真 原理图与仿真波形分析：

实验一半加器的设计

实验一半加器设计 一、实验目的 1、了解和学习Quartus II 5.1 软件设计平台。 2、了解EDA的设计过程。 3、通过实例，学习和掌握Quartus II 5.1 平台下的图形输入法 4、学习和掌握半加器的工作和设计原理。 二、实验仪器 PC机，操作系统为Windows2000/XP,本课程所用系统均为WindowsXp下同），Quartus II 5.1 设计平台。 三、实验原理 加法器是构成算术运算器的基本单元，有来自低位的进位将两个1位二进制数相力口，称为半加。实现半加运算的电路叫做半加器。 按照二进制加法运算规则可以列出如表1-1所示的半加器真值表。其中A、B是两个加数，S是相加的和，CO是相加高位的进位。将S、CO和A、B的关系写成逻 辑表达式如下： S 二AB AB = A： B CO 二AB 四、实验步骤 1、启动Quartus II 5.1 :在Windows操作系统下，单击"开始”，选择"程序”，再选择"altera ”选项下的"Quartus II 5.1 ”命令。 2、新建工程：在File菜单中选择New Project Wizard …，弹出对话框如图1-1所示

图1 — 1 在这个对话框中，第一行是需要你指定项目保存的路径，支持含中文字符的路径，第二行是 需要你为这个项目取一个名称，第三行是需要你为这个项目的顶层实体取个名称，如实验不 需要使用芯片，这三个设定好后，点击“ finish ”。（如何使用芯片及各参数设定将在实验 3 中讲到）出现如下界面

在File 菜单中选择New,出现一个对话框如图 1 — 2 图1 — 2 选择 Block Diaqram/Schematic File ，然后点击 "OK ”。 ft QuBEtus TK - ￡：7>uuiiKn!x mJ 5D 3i E x/tafi/|Krii/ 3/d D ? - -￡Bl?i￡kl .MFj tils ￡di L ￡LM * frajiiri,占■■LfriaAB tiaLi [lain Ukl? □ GS ? 筍而訂 T 旦才?曙涉C ?轿峙fe ? 0 IkCLTJ^ dm AI .TO 'i. SyriE-Hi/i Pltionti^j k /i B I-A J "Vt'-mmy 扎 CiifcdiWkniW 扎 Eiot 人行WM J Nfrlrtfl? p 暑讣1 F4t IN IK TiRii Fl EH. "V |础 1■■中■ | Mb 图1 — 3 4、 保存文件：选菜单File'Save ，在弹出的Save As 对话窗口中，指定存放文件类型、 文件夹和文件名。这一步也可以放在图形设计完成后进行。 5、 原理图设计输入: (1 )元器件符号放置 通过Edit->lnsert Symbol 插入元器件或点击图板左侧的快捷键 卜' I Symbol,或双击图板 3 、新建文件 \ l±

篮球竞赛24秒计时器数电课程设计

《数字电子技术》课程设计说明书课题名称：篮球竞赛24秒计时器设计 专业：电气工程及其自动化 班级：电气1202班 指导老师：胡新晚 姓名：曾瑞琪

计数器概述 篮球竞赛24秒计时器功能 随着信息时代的到来，电子技术在社会生活中发挥这越来越重要的作用，运用模电和数电知识设计的电子产品成为社会生活中不可缺少的一部分，特别是在各种竞技运动中，定时器成为检验运动员成绩的一个重要工具。在篮球比赛中，规定了球员的持球时间不能超过24秒，否则就犯规了。本课程设计的“篮球竞赛24秒计时器”可用于篮球比赛中，用于对球员持球时间24秒限制。一旦球员的持球时间超过了24秒，它就自动报警从而判定此球员的犯规。 本设计只要完成：显示24秒倒计时功能：系统设置外部操作开关，控制计时器的直接清零、启动、暂停、连续功能；在直接清零时，数码管显示器灭灯，计时器为24秒递减计时其计时间间隔为1秒，计时器递减计时到零时，数码管显示器不灭灯，同时发出光电报警信号等。 设计任务及要求 基本要求 （1）显示24秒计时功能。 （2）设置外部操作开关控制计时器直接清零、启动、暂停/连续功能。 （3）计时器为24秒递减计时器，其计时间隔为1秒。 （4递减计时到零时，显示器不能灭灯，同时发出光电报警信号。 设计任务及目标 （1）根据原理图分析各单元电路的功能； （2）熟悉电路中所用到的各集成块的管脚及其功能；

（3）进行电路的装接、调试、直到电路能达到规定的设计要求； （4）写出完整、详细的课程设计报告 主要参考器件 555 晶体定时器 74 LS00 74LS48译码器 74LS192十进制可编程同步加锁计数器

一位半加器设计与前仿

集成电路课程设计一位半加器设计与前仿 专业：电子科学与技术 学号： 姓名： 指导老师：

一、半加器的电路设计和前仿 1.1熟习schematic 设计环境 1.2掌握半加器电路原理图输入方法 1.3掌握逻辑符号创建方法 1.4熟习电路设计的思想 1.5 熟习集成电路设计仿真工具的使用 1.6 熟习集成电路设计的流程 1.7 熟习集成电路前仿真的设计 一位半加器输入有两个输入端有两个，分别是两个一位二进制数：A 、B ；两个输出端C 代表进位S 表示和。 A B C S 0 0 0 0 0 1 0 1 1 0 0 1 1 1 1 C=A ∩ B B A B +=A s 三、试验内容和步骤 1.调用cadence 软件 输入icfb 命令调用candence 软件

2.创建模型库与单元视图 1.1在ciw窗口file→new→library，将库文件路径设置在cadence 目录下，name自定义，technology file选第二个；点击file→new →cellview生成单元视图，library name选之前自定义的此处为chen，cell name自定义，viewname设置shcemetic，tool为composer schematic点击ok，就弹出绘制原理图窗口： 快捷键： I，add instance W，add wire P，add pin U，undo M，stretch Del，delete 按照原理图一次添加元件，连线，check and save，无误后进行下一步。

3.创建符号 生成符号 design→create cellview→from cellview弹出cell from cellview窗口，默认设置，ok→ok。这时候会显示一个长方形symbol 符号，将其绘画成反相器的形状，如下图;

八位二进制加法器课程设计

长安大学电子技术课程设计 课题名称______________ 班级______________ 姓名______________ 指导教师 日期______________

前言 8位二进制加法器，它的功能主要是实现两个8位二进制数的相加，其结果的范围应该在00000000到111111110之间，即000到510之间。加法器在实际应用中占据着十分重大的地位，从我们呱呱坠地起，到小学，到初中，到高中，到大学，到工作，等等。我们能离开加法吗，不能！加法可以说是一切运算的基础，因此8位二进制加法器的设计是很有必要的。 那么我们如何设计一个8位二进制加法器呢？在实际应用中，我们通常输入的是十进制数，一个八位二进制数所对应的最大的十进制数是255，于是输入两个范围在000到255之间的数，首先通过二-十进制编码器将输入的三位十进制数的个位、十位、百位分别转换为8421BCD码，得到两个十二位字码，再通过加法器将它们相加，逢10进1，得到一个新的十二位字码，再用7447数字显示译码器将这个十二位字码还原到原来的三位十进制数。最后输出的就是一个三位十进制数，其范围在000到510之间。通过上述方法我们实现了八位二进制数的相加，从而达到了题目的要求。 为实现上述目的，我们需要查阅相关资料。通过查阅，理解以及加以运用，我们认识到了收集资料的不易性，但同时也得到了不少收获，可以说是有苦有甜。同时，虽然我们基本设计出了这个八位二进制加法器，但是不必可避免地会产生一些问题，比如说在连线上可能有更简便的途径，在元件的选用上可能还有其它更简便的方法，在控制上可能还不够精简，等等。我们希望在以后的实践中能找出更好的方法，也希望能吸取这次设计中的不足，逐渐改善。另外，在电子设计的过程中，与同组同学之间的合作配和是十分重要的。我在此次设计中也充分认识到这一点的重要性，我相信这次的电子设计能够为我们将来的工作奠定一定的基础。

四位二进制加法器课程设计

课题名称与技术要求 课题名称： 四位二进制加法器设计 技术要求： 1)四位二进制加数与被加数输入 2)二位数码管显示 摘要 本设计通过八个开关将A3,A2,A1,A0和B3,B2,B1,B0信号作为加数和被加数输入四位串行进位加法器相加，将输出信号S3,S2,S1,S0和向高位的进位 C3通过译码器Ⅰ译码，再将输出的Y3,Y2,Y1,Y0和X3,X2,X1,X0各自分别通过一个74LS247译码器，最后分别通过数码管BS204实现二位显示。 本设计中译码器Ⅰ由两部分组成，包括五位二进制译码器和八位二进制输出器。信号S3,S2,S1,S0和向高位的进位C3输入五位二进制-脉冲产生器，将得到的n（五位二进制数码对应的十进制数）个脉冲信号输入八位二进制输出器，使电路的后续部分得以执行。 总体论证方案与选择 设计思路：两个四位二进制数的输入可用八个开关实现，这两个二进制数经全加器求和后最多可以是五位二进制数。本题又要求用两个数码管分别显示求和结果的十进制十位和各位，因此需要两个译码器Ⅱ分别译码十位和

个位。综上所述，需要设计一个译码器Ⅰ，能将求和得到的五位二进制数译成八位，其中四位表示这个五位二进制数对应十进制数的十位，另四位表示个位。而译码器Ⅱ有现成的芯片可选用，此处可选74LS247，故设计重点就在译码器Ⅰ。 加法器选择 全加器：能对两个1位二进制数进行相加并考虑低位来的进位，即相当于3个1位二进制数相加，求得和及进位的逻辑电路称为全加器。或：不仅考虑两个一位二进制数相加，而且还考虑来自低位进位数相加的运算电路，称为全加器。 1)串行进位加法器 构成：把n位全加器串联起来，低位全加器的进位输出连接到相邻的高位全加器的进位输入。 优点：电路比较简单。 最大缺点：进位信号是由低位向高位逐级传递的，运算速度慢。 2)超前进位加法器 为了提高运算速度，必须设法减小或消除由于进位信号逐级传递所消耗的时间，于是制成了超前进位加法器。 优点：与串行进位加法器相比，（特别是位数比较大的时候）超前进位加法器的延迟时间大大缩短了。 缺点：电路比较复杂。 综上所述，由于此处位数为4（比较小），出于简单起见，这里选择串行进位加法器。 译码器Ⅱ选择 译码是编码的逆过程，将输入的每个二进制代码赋予的含意“翻译”过来，给出相应的输出信号。译码器是使用比较广泛的器材之一，主要分为：变量译码器和码制译码器，其中二进制译码器、二-十进制译码器和显示译码器三种最典型，使用十分广泛。显示译码器又分为七段译码器和八段

数字电子技术课程设计电子秒表

数字电子技术课程设计报告题目：电子秒表的设计 专业： 班级： 姓名： 指导教师： 课程设计任务书 学生班级：学生姓名：学号： 设计名称：电子秒表的设计 起止日期： 指导教师：周珍艮

目录 绪论- - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - 4 第一章、设计要求 1.1设计任务及目的- - - - - - - - - - - - - - - - - - - - - - -- - - - - - - - -5 1.2 系统总体框图- - - - - - - - - - - - - - - - - - - - - - - - - - - - -

- - - 5 1.3、设计方案分析- - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -6 第二章、电路工作原理及相关调试 2.1 电路工作原理- - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - 7 2.1相关调试- - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - - -- 11 第三章、实验总结 附录A 电子秒表原理图 附录B 相关波形 元件清单 参考文献 绪论 随着电子技术的发展，电子技术在各个领域的运用也越来越广泛，渗透到人们日常生活的方方面面，掌握必要的电工电子知识已经成为当代大学生特别是理工类大学生必备的素质之一。 电子秒表是日常生活中比较常见的电子产品，秒表的逻辑结构主要由时基电路、分频器、二一五一十进制异步加法记数器、数据选择器和显示译码器等组成。整个秒表需有一个清零/ 启动信号和一个停止/保持信号装置，以便秒表能随意停止及启动，计数器的输出全都为BCD码输出，方便显示译码器连接。本次设计基于简单易行的原则，秒表显示以0.1s为最小单位，最大量程为9.9s，采用七段数码管作为显示部分，以此来达到基本设计要求.我门设计的秒表，是以555定时器为核心，以分频、计数与译码显示模块为主要构成部分的电子秒表的设计方案，充分利用数