【原创】锁相环PLL制作与调试要点
一、MC145152（鉴相器）
MC145152－2 芯片是摩托罗拉公司生产的锁相环频率合成器专用芯片。它是 MC145152－1 芯片的改进型。主要具有下列主要特征：
（1）它与双模（P／（P＋1））分频器同时使用，有一路双模分频控制输出 MC。当 MC 为低电平时，双模分频器用（P＋1）去除；当 MC 为高电平时，双模分频器用模数 P 去除。
（2）它有 A 计数器和 N 计数器两个计数器。它们与双模（P／（P＋1））分频器提供了总分频值（NP＋A）。其中，A、N 计数器可预置。N 的取值范围为 3～1023，A 的取值范围为 0～63。A 计数器计数期间，MC 为低电平；N 计数器计数（N－A）期间，MC 为高电平。
（3）它有一个参考振荡器，可外接晶体振荡器。
（4）它有一个R计数器，用来给参考振荡器分频，R计数器可预置，R的取值范围：8，64，128，256，512，1024，1160，2048。设置方法通过改变RA0、RA1、RA2的不同电平，接下来会讲到。
（5）它有两路鉴相信号输出，其中，ФR、ФV 用来输出鉴相误差信号，LD 用来输出相位锁定信号。
MC145152－2 的供电电压为 3．0 V～9．0 V，采用 28 脚双列封装形式。MC145152－2的原理框图如图 1 所示
MC145152－2 的工作原理：参考振荡器信号经 R 分频器分频后形成 fR 信号。压控振荡器信号经双模P/(P ＋1)分频器分频，再经 A、N 计数器分频器后形成 fV 信号，fV＝fVCO/(NP＋A)。fR 信号和 fV 信号在鉴相器中鉴相，输出的误差信号（φR、φV）经低通滤波器形成直流信号，直流信号再去控制压控振荡器的频率。当整个环路锁定后，fV＝fR 且同相，fVCO＝（NP＋A）fV＝（NP＋A）fR，便可产生和基准频率同样稳定度和准确度的任意频率。原理框图如右图：
管脚描述：
Pin 1频率输入 (fin) 输入到上升沿触发÷N和÷A计数器。fin通常是来自一个双模预分频器并且通过交流耦合输入。对于较大振幅的信号(标准CMOS逻辑电平)也可以直接直流耦合。其输入信号应小于30MHz，所以大于30MHz的输出一般都要用双模预分频芯片。
Pin4、5、6 参考分频地址码输入 (RA0, RA1, RA2)为参考地址码输入端，用于选择参考分频器的分频比，通过12x8ROM参考译码器和12bit÷R计数器进行编程。分频比有8种选择，其参考地址码与分频比的关系,见下表所列：
Pin11 – 20 (N0 – N9) N计数器程控输入
Pin26、27（OSCout、OSCin）为参考振荡端，当两Pin接上一个并联谐振晶体时，便组成一个参考频率振荡器但在OSCin到地和OSCout到地之间一般应接上频率置定电容（一般为15pF左右）。OSCin也可作为外部参考信号的输入端。
Pin23、21、22、 24、 25、 10 (A0 – A5)为6bit÷A计数器的分频端,其预置数决定了÷P／（P＋1）双模前置分频器÷P／（P＋1）的次数。
Pin 7、8（φR、φV）为鉴相器双输出端
Pin 9（MC）双模前置分频控制输出端
Pin 28（LD）锁定指示器输出端
官方芯片手册例举的典型应用：
二、MC12022（分频器）
RL取值太大将导致下降变慢!
输入阻抗，如果来自VCO实际中没接（如果你的最终输出用了AGC那接这50Ω也就无所谓），因为这信号不仅要输入分频器，还要供下级使用，不想被衰减太多：
三、MC1648（压控振荡器）
（我这个是0-5V 50MHz-90MHz）
由图可见，两个变容二极管是背靠背连接的，这使得它们对于高频电压的相位刚好相反，其特点是：对于直流和调制信号而言，它们相当于并联，所处的偏置点和受调制状态一样；对于高频信号而言，它们相当于串联，使得每个变容二极管两端的电压幅度下降了一半，可防止高频电压幅度过大时，变容二极管导通对谐振回路的影响，这就减弱了高频电压的作用。在单个变容二极管电路中，出现这种现象将导致回路Q值大大下降，此外，还会削弱高频振荡电压的谐振成分。因为变容二极管是非线性器件，高频信号的输入必然产生谐波分量（不是调制信号的谐波），可能引起交叉调制干扰。对接之后，两二极管的高频信号反相，可抵消部分谐波成分。
文档示例用法：
MV209电压-电容特性图MV209频率-电容Q值特性图
具体调试：（以制作80MHz信号源为例）
整个电路制作的各个模块之间的关键信号连接处最好焊接个跳帽，到时候可以随时断开，以便于分块调试，而且各个模块之间在板子上做到区域划分，关键的引脚最好用记号笔做个记号，以防止接输入信号出错，严重时烧坏芯片，而且随时可以让别人来调试而不需要再一次次解释这个管脚干嘛的那个管脚干嘛的，这在团队合作中显得尤为重要。容易干扰的信号需要传输的话需要把那两个模块安排的近一些。还有就是电源和地的输入端子，尽量多焊接一些接线端子，特别是地，更要且最好在板子底部焊多一些接线端子，当你要用示波器同时观察好几个信号的时候你才有足够的接地端。
1、分频器
按照电路图接好电路，我这里只需要固定的64分频，所以2脚3脚一起接VCC，不需要SW开关。特别注意RL最好不要大于5K，可以看一下当我用信号发生器输入640KHz的正弦信号到1脚，输出4脚当然应该是10KHz的方波，可是RL选了10K和选5K的效果如下图，咱们就按文档标识的来吧。百度文库上有一篇模糊的文档，我看成了22K 导致这样的问题。曾经看过MC12017是射级输出，但是这个MC12022我看了不是。
和RL并联的电容可以视情况而看不接，这个分频器还是比较好调试的。断开分频器的前后级，单独调试它，把6脚（MC）用导线暂时接到VCC，然后加入64MHz的正弦波可以得到上升下降都比较陡峭的方波输出即可，否则检查电路（瓷片电容是否接了，管脚是否接错）。
2、鉴相器
焊接完成电路，电路外围元件比较少，很容易，但是要注意晶振到芯片的距离尽量最近最近，LD锁定指示最好通过三极管驱动LED，不要直接一个LED到地。注意N、A之类的地址编码管脚不需要再去接上拉下拉电阻，悬空就是1，接地就是0。首先必须保证晶振产生的频率稳定可靠！可以按照下图所示来校准，建议使用高精度和稳定性的晶振，别再拿个单片机没用完的晶振放这儿了，最好用那种高帽子形状（下图第一个）的晶振。我用的是4M晶振，OSCout 端接20pF固定值，OSCin接30pF可调电容。电路上电后用示波器观察OSCin管脚的频率是否为4M，而且基本波动不大。否则调节可调电容，注意不要用金属去旋，避免碰到电路部分使它不震荡，尽量用塑料小螺丝刀。
我设置R2~R0为001，即64分频，得到fr=fosc/R=参考频率。计算N、A，我们已经让MC12022是64分频，即P=64已知。
M=PN+A= fo /fr=80M/=1280
M/P=N+A/P=1280/64=20+0
即N=20，A=0，转化成二进制即为N=00000 10110,A=000000(从左到右依次是高位到低位)其中0表示接地，1悬空该引脚即可。
再比如，要设置78MHz则M=78M/=1248,M/P=，即N=19=00000 10011，A=*64=32=100000
计算我们可以实用系统自带的计算器，选菜单栏下拉“查看”——“程序员”，在十进制时输入32，然后勾选二进制则显示为二进制。
的MC输出）的输入端，然后分频器的输出接到MC154152的1脚输入（通过一个的电容），此时用示波器应该可以从分频器的输出得到的方波。
我们令输入信号从79MHz慢慢变化到81MHz,用示波器同时监测Pin 7、8（φR、φV）、Pin28（LD）、Pin1引脚，为了方便后面的叙述，建议7、8、28、1脚接分别接示波器的通道A、B、C、D，没有四通道的就检测7、8脚好了，但是ABC通道最好都调节到可以显示占空比，没有的只能凭肉眼观察啦，因为φR、φV、LD的频率都是比较频率fr=,为了能够正确显示占空比，要调节示波器的扫描间隔让它能够看到几个周期的被测波形。
从79MHz慢慢变化到81MHz,（下面的现象简单记为“七上八下”，7脚高电平则说明频率超过了设定）
F>80MHz 7脚高电平（占空比接近1） 8脚占空比不断变化(这是很接近80MHz才变化很快，偏离太远就不是)
F<80MHz 8脚高电平（占空比接近1） 7脚占空比不断变化(不断变化说明它试图在纠正偏差，以符合输出要求)
观察7、8脚波形的同时，用余光注意LED闪烁的情况，当你的频率偏离80M比较远的时候它都是比较暗的，当你越接近锁定频率时，LED闪烁的越慢也越亮，锁定了就不闪也是最亮的，同时你会发现28脚的波形是占空比极高的。越接近80M的时候，就要让信号发生器的改变越慢，以求能够最接近锁定。
先要声明的一点就是，这样的调节是绝对锁不住的，只能检测这个鉴相器能够正确工作，只能很接近很接近。这是开环，它检出的误差没有加到调节执行机构即VCO，别忘了我现在是用手动调节信号发生器的呢。真正要锁定就需要在闭环回路。
3、压控振荡
按图焊接好电路
这里所谓的计算其实不好算，首先你不知道MV209（我用的是这个）两个变容二极管的容量，而他们的容量是受电压控制的。我的方法是，先焊接好，随便拿个跟我这电感差不多的插上去，然后手动给它加入偏置电压，从最小到最大的电压（通常就是0-5V，芯片文档上表明最大可以加12V），看能够输出的频率范围是不是包含你要的那个频率，如果频率范围偏高，请增大电感容量，反之减小，最好让你要的频率在它可控输出频率范围的中点。这样我们不需要计算，因为就算计算最后你也发现相差太远，这里的变量太多了，还不如直接看结果，有我要的就继续，没有就继续调试。随后可以让压控震荡范围是50MHz~90MHz,由于偏压没有采用大于5V，所以最高也就90MHz,但是最高肯定还不止这个频率。调试的时候发现小于50M波形有些不好，所以判断此电路的中心大概就是在80MHz.
4、环路滤波
环路滤波是最麻烦也是最关键的部分，绝对不要指望用和你输出频率、参考频率、压控震荡不同的电路的参数搬到
你这儿就有用。这是一个闭环控制系统，它整个传递函数各个模块影响的系数不一样。那些高深的理论我也搞不懂，但是，我们仍然有办法做出来，继续看着。本电路用的是第三种有源滤波，但是我要告诉诸位，这样做出来一般是锁不住的，如果你哪天一次性锁住了，请告诉我，让我也学习学习。（随时等你设计过程来）
这部分的设计，我想还是提供几个设计例子吧，然后按照自己电路的参数相应的进行计算。
MC1648_PLL 高频信号发生器
锁相环设计调试小结
利用MC1451522设计吞脉冲锁相频率合成器
可键控高频频率合成器的设计
频率合成器环路滤波器的设计
也就是说，有分频器的，计算wn的时候，分母适当的取大一点，然后wn就更小。没有分频器而直接接VCO的就相反。
我的计算（少许的误差请自行修正，比如80K改为，那是曾经算过的。这里只提供计算方法）：
式中wn=wd/(30-1000)应该取大一点，如果噪声来自VCO则取小一点。最后参数1K、10K、，连接好整个电路。
我想式中的Δfvco不是那么计算的，被谋篇论文误导了，而是直接算90-50=40.
测得环路滤波器输出一个有较大纹波（频率大概是10KHz,接下来的目标是让纹波尽量小，小于200mV才够好）的直流电平，最好的时候已经能锁住，7、8脚的占空比略微的在98%上下个百分点上波动，但是请注意。哪怕是%的波动，也会导致整个环路控制效果不好，输出也不断的在设定值上下波动。
监测的电需要换一换，监测Pin 7、8（φR、φV）、环路滤波器的输出电压，目的是要让VCO的控制电压变得平稳，此时想起来后面再接个RC滤波，有所改善，但不幸的是效果依然不够好。
最后能够顺利的锁定，是把两种滤波结合使用（如下图所示）。单使用运放构成有源比例滤波后的“直流”电压信
了达到这一目标，你需要整体考虑环路的稳定性、快速性、准确性，比如需要从更深层次去理解PLL系统，相位裕量、环路带宽。设计到制作，往往就是一个委曲求全、一个妥协的过程。
调试的过程中请偶们要充分结合视觉和听觉，就算没有频谱分析仪，那也没关系。你可以先测试收音机可以接受的频段，比如80MHz（尽量选个空的频道），打开收音机调频选到80MHz放在电路旁边，上电后如果你的收音机背景噪声立刻变得很小，那说明你的PLL输出比较稳定、纯净，如果不是可能会让收音机有啸叫，而这个啸叫声音的频率往往就是LPF滤波没滤除干净的纹波，你可以在电脑生去下载个软件分析声音的频谱。它把输出fout“调频”了。此时你需要继续优化你的电路，比如关键的电容换成钽电容，关键信号走线尽量短、不和别的线平行、大面积接地之类的，这些都没问题那还是要回到LPF的设计，你可以做成可调电位器，调节的时候示波器一边看Pin 7、8（φR、φV）、环路滤波器的输出电压，一边用收音机听背景噪声的变化，如果你调节的时候，Pin7、8的细节（那个极短时刻的低电平）低电平时间在缩小，那么说明你在往好的地方做，而且收音机的噪声也趋于更小。收音机有时候有那种“嗡、啾、嚓”等声音，有些有规律的就像水桶里的水被水龙头冲起的波涛，其实通过这些声音你就应该判断你的电容取小了，你可以调小电容或者增大电阻看效果。
为了测试它的抗干扰能力或者说是锁定能力，你不要关收音机，用手指去快速触碰一下VCO 的控制输入端，就是那个控制VCO的电压端，这时候收音机里会听到一个噪声，如果你的电路自我恢复能力好，那这个噪声迅速消失，否则要保持一段时间，甚至不能回到安静状态了，那说明你的电路很不稳定，抗干扰能力太弱。
你还可以直接也能够用示波器观察LPF输出的杂波是什么频率的，有条件的用频谱仪。等你调的很好了，还可以那这个电路做个短距离的电台呢，方法就是把你的音乐信号通过一个104的电容耦合到VCO 的控制端，然后用收音机接收fout那个频率，注意加入声音的幅值不要太大，否则容易跑偏，导致高音的时候失真，这就是引起了太大的频偏，一般FM调频的频偏都是正负75KHz，看到这你就可想而知，80M的情况下偏移这么一点儿用来携带信息，这个载波fout没有被调制的时候当然要非常非常的稳定，否则你自己都波动还怎么往你上边调信息啊。
总之这个调试的原则就是“试听结合、放大细节”.
现在的问题就是pin7、8的占空比最高同时达到%，但是输出还是做不到“纹丝不动”，有一天还发现噪声比以前大了，上午还好好的，下午就不行了。怎么继续优化？？？
这是达到该效果的LPF。
R1=1K,R2=10K,R3=470K,R4=1K,C1=,C2=1UF
环路滤波器UA的输出电压
细节：
可见纹波（137mV）很厉害。
经过RC滤波后UB电压（到VCO）
两个R2和C1节点处波形（上边为同相端）
分频器前后的波形
这个分频器的输出中高低电平都含有64M的谐波，因为我现在是让它产生64M，好测试64分频嘛。
我曾经很想当然的认为这些波应该滤除，然后用右图所示设计个1M的RC低通滤波器，然后波形你懂得。
为什么会这样呢？提示RC滤波和积分的条件、方波滤波要考虑他的奇次谐波分量。这算是制作过程的一些增长知识的机会吧。
大概的总体框图，其实我并不全按这个来。比如图中的C1、C2，LD脚加三极管驱动LED，VCO单元的调试前面已经讲过。
已知Fout=80MHz,fosc=4MHz,P=64
64N+A=1280，N=20，A=0. N值每增加1，Fout增加fosc=4MHz,A值每增加1，Fout增加fosc/R=.其他情况晶振、其他R分频类似计算。
P249~P255
P105~P105
这本书上讲了wn受fr制约的关系。
写在最后:
之所以写这篇东西，是因为我觉得我很多时候都是在向互联网索取，很少回报。当我有能力有自己的经验、技巧、见解的时候，我想我应该回报大家。因为每个人都是从菜鸟开始起步的，菜鸟之间更应该互相帮助和交流。当然我希望大家平时多写写博客，侧重心得和技巧方面吧。这样能让更多的人快速学会，很多东西有人拿切身经验来跟你讲你学的可能更快，然后自己结合理论提高。我身边的有些人就是好简单的制作却一次次的没有成功，然后侧地丧失了兴趣，我想如果他一开始没收到这种挫折或许会有兴趣，不至于毁灭一个人的兴趣吧。
看看这些书的作者，都是日本人呢，是不是受点触动。网上好多人口口声声说这样那样义愤填膺的话，可是却不去拿行动提高自己，人家都是很敬业的，不像咱们好多书都是这里抄那里，那里抄这里，恨不得赶紧出版收钱，书中有些原理也不屑于讲解，特别是入门级的书籍似乎很少人愿意去写，非得写出什么高深大论才显得自己多牛，你说如果多培养些对电子感兴趣的国民难道就没有价值么？整个国家的水平就上来了对吧，不至于让那么多人丧失兴趣吧。
多看书、多思考、多讨论、多写总结。提高就很快，听得进别人的劝告，学习别人优秀的习惯，改正自己的低效率做事方法。
这篇文章绝对不是让你可以一劳永逸，而是探索不同的方法去解决问题，我没有学过高频电子线路，自动控制原理也不太熟悉，这是我接触PLL一个星期以来的收获，愿在此与诸位分享。
我花了好几天的时间慢慢写它，尽量配上图和自己的过程、还有一些技巧和建议，不足之处欢迎讨论。献丑了。
断开C2
可见处相位有一个返回，这种折返特性对PLL环路的稳定性起很大的作用。
改变R7
0欧
100欧500欧
1k欧
5k欧换成20K
锁相环原理及应用
锁相电路（PLL）及其应用 自动相位控制（APC）电路，也称为锁相环路（PLL），它能使受控振荡器的频率和相位均与输入参考信号保持同步，称为相位锁定，简称锁相。它是一个以相位误差为控制对象的反馈控制系统，是将参考信号与受控振荡器输出信号之间的相位进行比较，产生相位误差电压来调整受控振荡器输出信号的相位，从而使受控振荡器输出频率与参考信号频率相一致。在两者频率相同而相位并不完全相同的情况下，两个信号之间的相位差能稳定在一个很小的围。 目前，锁相环路在滤波、频率综合、调制与解调、信号检测等许多技术领域获得了广泛的应用，在模拟与数字通信系统中已成为不可缺少的基本部件。 一、锁相环路的基本工作原理 1．锁相环路的基本组成 锁相环路主要由鉴频器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分所组成，其基本组成框图如图3-5-16所示。 图1 锁相环路的基本组成框图 将图3-5-16的锁相环路与图1的自动频率控制（AFC）电路相比较，可以看出两种反馈控制的结构基本相似，它们都有低通滤波器和压控振荡器，而两者之间不同之处在于：在AFC环路中，用鉴频器作为比较部件，直接利用参考信号的频率与输出信号频率的频率误差获取控制电压实现控制。因此，AFC系统中必定存在频率差值，没有频率差值就失去了控制信号。所以AFC系统是一个有频差系统，剩余频差的大小取决于AFC系统的性能。 在锁相环路（PLL）系统中，用鉴相器作为比较部件，用输出信号与基准信号两者的相位进行比较。当两者的频率相同、相位不同时，鉴相器将输出误差信号，经环路滤波器输出
控制信号去控制VCO ，使其输出信号的频率与参考信号一致，而相位则相差一个预定值。因此，锁相环路是一个无频差系统，能使VCO 的频率与基准频率完全相等，但二者间存在恒定相位差（稳态相位差），此稳态相位差经鉴相器转变为直流误差信号，通过低通滤波器去控制VCO ，使0f 与r f 同步。 2．锁相环路的捕捉与跟踪过程 当锁相环路刚开始工作时，其起始时一般都处于失锁状态，由于输入到鉴相器的二路信号之间存在着相位差，鉴相器将输出误差电压来改变压控振荡器的振荡频率，使之与基准信号相一致。锁相环由失锁到锁定的过程，人们称为捕捉过程。系统能捕捉的最大频率围或最大固有频带称为捕捉带或捕捉围。 当锁相环路锁定后，由于某些原因引起输入信号或压控振荡器频率发生变化，环路可以通过自身的反馈迅速进行调节。结果是VCO 的输出频率、相位又被锁定在基准信号参数上，从而又维持了环路的锁定。这个过程人们称为环路的跟踪过程。系统能保持跟踪的最大频率围或最大固有频带称为同步带或同步围，或称锁定围。 捕捉过程与跟踪过程是锁相环路的两种不同的自动调节过程。 由此可见，自动频率控制（AFC ）电路，在锁定状态下，存在着固定频差。而锁相环路控制（PLL ）电路，在锁定状态下，则存在着固定相位差。虽然锁相环存在着相位差，但它和基准信号之间不存在频差，即输出频率等于输入频率．这也表明，通过锁相环来进行频率控制，可以实现无误差的频率跟踪．其效果远远优于自动频率控制电路． 3．锁相环路的基本部件 1）鉴相器（PD —Phase Detector ） 鉴相器是锁相环路中的一个关键单元电路，它负责将两路输入信号进行相位比较，将比较结果从输出端送出。 鉴相器的电路类型很多，最常用的有以下三种电路． （1）模拟乘法器鉴相器，这种鉴相器常常用于鉴相器的两路输入信号均为正弦波的锁相环电路中。 （2）异或门鉴相器，这种鉴相器适合两路输入信号均为方波信号的锁相环电路中，所以异或门鉴相器常常应用于数字电路锁相环路中。 （3）边沿触发型数字鉴相器，这种鉴相器也属于数字电路型鉴相器，对输入信号要求不严，可以是方波，也可以是矩形脉冲波．这种电路常用于高频数字锁相环路中。 图2 是异或门鉴相器的鉴相波形与鉴相特性曲线。
锁相环基本原理及其应用
锁相环及其应用 所谓锁相环路，实际是指自动相位控制电路（APC）,它是利用两个电信号的相位 误差，通过环路自身调整作用，实现频率准确跟踪的系统，称该系统为锁相环路，简称环路，通常 用PLL表示。 称VCO ）三个部件组成闭合系统。这是一个基本环路，其各种形式均由它变化而来 PLL概念 设环路输入信号V i= V im Sin( 3 i t+ 0 i) 环路输出信号V o= V om Sin( 3 o t+ 0 o) 其中 3 o = 3 r +△ 3 o 率的自动控制系统称为锁相环路 PLL构成 由鉴相器（PD环路滤波器（LPF）压控振荡器（VCO组成的环路 通过相位反馈控制, 最终使相位保持同步, 实现了受控频率准确跟踪基准信号频锁相环路是由鉴相器（简称PD）、环路滤波器（简称LPF或LF ）和压控振荡器（简
ejt 戶心(tAejt)谋差相檯 PLL 原理 从捕捉过程一锁定 A.捕捉过程(是失锁的) 0 i — 0 i 均是随时间变化的，经相位比较产生误差相位 0 e = 0 i - 0 o ,也是变化的。 b. 0 e (t)由鉴相器产生误差电压 V d (t)= f ( 0 e )完成相位误差一电压的变换作用。 V d (t)为交流电压。 C. V d (t)经环路滤波，滤除高频分量和干扰噪声得到纯净控制电压，由 VCO 产生 控制角频差△ 3 0,使3 0随3i 变化。 B.锁定(即相位稳定) 即 3 0= 3 r + △ 3 Omax 。 3 r 为VCO 固有振荡角频率。) 锁相基本组成和基本方程(时域) 各基本组成部件 鉴相器(PD) a. 一旦锁定0 e (t)= 0 e -(很小常数) V d (t)= V d (直流电压) b. 3 0= 3 i 输出频率恒等于输入频率(无角频差，同时控制角频差为最大△ 3 Omax
锁相环的基本原理和模型
1.锁相环的基本原理和模型 在并网逆变器系统中，控制器的信号需要与电网电压的信号同步，锁相环通过检测电网电压相位与输出信号相位之差，并形成反馈控制系统来消除误差，达到跟踪电网电压相位和频率的目的。一个基本的锁相环结构如图1-1所示，主要包括鉴相器，环路滤波器，压控振荡器三个部分。 图1-1 基本锁相环结构 鉴相器的主要功能是实现锁相环输出与输入的相位差检测；环路滤波器的主要作用应该是建立输入与输出的动态响应特性，滤波作用是其次；压控振荡器所产生的所需要频率和相位信息。 PLL 的每个部分都是非线性的，但是这样不便于分析设计。因此可以用近似的线性特性来表示PLL 的控制模型。 鉴相器传递函数为：)(Xo Xi Kd Vd -= 压控振荡器可以等效为一个积分环节，因此其传递函数为：S Ko 由于可以采用各种类型不同的滤波器（下文将会讲述），这里仅用)(s F 来表示滤波器的传递函数。 综合以上各个传递函数，我们可以得到，PLL 的开环传递函数，闭环传递函数和误差传递函数分别如下： S s F K K s G d o op )()(=，)()()(s F K K S s F K K s G d o d o cl +=，) ()(s F K K S S s H d o += 上述基本的传递函数就是PLL 设计和分析的基础。 2.鉴相器的实现方法 鉴相器的目的是要尽可能的得到准确的相位误差信息。可以使用线电压的过零检测实现，但是由于在电压畸变的情况下，相位信息可能受到严重影响，因此需要进行额外的信号处理，同时要检测出相位信息，至少需要一个周波的时间，动态响应性能可能受到影响。 一般也可以使用乘法鉴相器。通过将压控振荡器的输出与输入相乘，并经过一定的处理得到相位误差信息。 在实际的并网逆变器应用中还可以在在同步旋转坐标系下进行设计，其基本的目的也是要得的相差的数值。同步旋转坐标系下的控制框图和上图类似，在实际使用中，由于pq 理论在电网电压不平衡或者发生畸变使得性能较差，因而较多的使用dq 变换，将采样得到的三相交流电压信号进行变化后与给定的直流参考电压进行比较。上述两种方法都使用了近似，利用在小角度时正弦函数值约等于其角度，因而会带来误差，这个误差是人为近似导致的误差，与我们要得到的相位误差不是一个概念，最终的我们得到相位误差是要形成压控振荡器的输入信号，在次激励下获得我们所需要的频率和相位信息。 2.1乘法鉴相器
全数字锁相环原理及应用
全数字锁相环原理及应用 2011年11月18日 摘要：锁相环是一种相位负反馈系统，它能够有效跟踪输入信号的相位。随着数字集成电路的发展，全数字锁相环也得到了飞速的发展。由于锁相精度和锁定时间这组矛盾的存在使得传统的全数字锁相环很难在保证锁定时间的情况下保证锁定精度。鉴于此，本文对一些新结构的全数字锁相环展开研究，并用VHDL语言编程，利用FPGA仿真。 为解决软件无线电应用扩展到射频，即射频模块软件可配置的问题和CMOS工艺中由于电压裕度低、数字开关噪声大等因素,将射频和数字电路集成在一个系统中设计难度大的问题，本文尝试提出数字射频的新思路。全数字锁相环是数字射频中最重要的模块之一，它不仅是发射机实现软件可配置通用调制器的基础，还是为接收机提供宽调频范围本振信号的基础。本文针对数字射频中的数字锁相环的系统特性以及其各重要模块进行了研究。 关键词：全数字锁相环；锁定时间；锁定精度；PID控制；自动变模控制；数控振荡器；时间数字转换器；数字环路滤波器；FPGA； Principle and Application of all-digital phase-locked loop Abstract: Phase-Locked Loop is a negative feedback system that can effectively track the input signal’s phase. With the development of digital integrated circuits, all-digital phase-locked loop has also been rapidly developed. Because of the contradiction between the existence of phase-locked precision and phase-locked time, it makes the traditional all-digital phase-locked loop difficult to ensure the lock time meanwhile as well as phase-locked precision. So some new structures of all-digital phase-locked loop are analyzed in this paper and programmed in VHDL language with simulation under FPGA. In order to extend the application from radio to RF, which including RF modules software configurable problems and the difficulty to integrate RF and digital circuit in one system due to some factors contain the low voltage and large noise of the digital switches etc. This paper will try to put out a new thought for digital RF. All-digital phase-locked loop is one of the most important modules in digital RF. It is not only the foundation of transmitter which can be realized by software configurable general modulator, but also the foundation of receiver which can be provided wide range of local vibration signal. This paper particularly makes a study of the system character of tall-digital phase-locked loop and its vital modules. Keywords: ADPLL; Locked time; Locked precision; PID control; Auto modulus control; DCO;TDC; Digital Loop Filter; 1. 引言 锁相环路是一种反馈控制电路,锁相环的英文全称是Phase-Locked Loop，简称PLL。目前锁相环在通信、信号处理、调制解调、时钟同步、频率综合和自动化控制等领域应用极为广泛，已经成为各种电子设备中不可缺少的基本部件。随着电子技术向数字化方向发展，需要采用数字方式实现信号的锁相处理。因此，对全数字锁相环的研究和应用得到了越来越多的关注。虽然锁相环(PLL)技术已经有了半个多世纪的发展，但是其应用领域也在不断扩大，随着高新科技的发展，使得它的性能需要不断地改进和提高，因此，锁相环的设计与分析也成立集成电路设计者的热点。设计者们也不断提出了新的锁相环结构[1-3]，以适应不同场合的需求。
锁相环pll工作原理及verilog代码
锁相环的组成和工作原理 #1 1．锁相环的基本组成 ． 许多电子设备要正常工作， 通常需要外部的输入信号与内部的振荡信 许多电子设备要正常工作， 号同步，利用锁相环路就可以实现这个目的。 号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路， 锁相环路是一种反馈控制电路，简称锁相环 ）。锁相环的特点是 （PLL）。锁相环的特点是：利用外部输入的 ）。锁相环的特点是： 参考信号控制环路内部振荡信号的频率和相 位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪， 所以锁 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪， 相环通常用于闭环跟踪电路。锁相环在工作的过程中， 相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出 于闭环跟踪电路 信号的频率与输入信号的频率相等时， 信号的频率与输入信号的频率相等时，输出电压与输入电压保 持固定的相位差值，即输出电压与输入电压的相位被锁住，这 持固定的相位差值，即输出电压与输入电压的相位被锁住， 就是锁相环名称的由来。 就是锁相环名称的由来。 （ ） 锁相环通常由鉴相器 PD） 环路滤波器 LF） 、 （ ） 和压控振荡器 VCO） （ ） 三部分组成， 所示。 三部分组成，锁相环组成的原理框图如图 8-4-1 所示。 锁相环中的鉴相器又称为相位比较器， 它的作用是检测输入信号和输 锁相环中的鉴相器又称为相位比较器， 出信号的相位差，并将检测出的相位差信号转换成 uD（t）电压信号 出信号的相位差， ） 输出， 该信号经低通滤波器滤波后形成压控振荡器的控制电压 u（t） 输出， ， C ） 对振荡器输出信号的频率实施控制。 对振荡器输出信号的频率实施控制。 施控制 2．锁相环的工作原理 ． 锁相环中的鉴相器通常由模拟乘法器组成， 利用模拟乘法器组成的鉴 锁相环中的鉴相器通常由模拟乘法器组成， 相器电路如图 8-4-2 所示。 所示。
PLL(锁相环)电路原理及设计 [收藏]
PLL(锁相环)电路原理及设计[收藏] PLL(锁相环)电路原理及设计 在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。 一PLL(锁相环)电路的基本构成 PLL(锁相环)电路的概要 图1所示的为PLL(锁相环)电路的基本方块图。此所使用的基准信号为稳定度很高的晶体振荡电路信号。 此一电路的中心为相位此较器。相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。 (将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。) 利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。 PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。 只要是基准频率的整数倍，便可以得到各种频率的输出。 从图1的PLL(锁相环)基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。在此，假设基准振荡器的频率为fr，VCO的频率为fo。 在此一电路中，假设frgt;fo时，也即是VC0的振荡频率fo比fr低时。此时的相位比较器的输出PD 会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。相反地，如果frlt;fo时，会产生负脉波信号。
锁相环原理及锁相环原理图
问题: 什么是锁相环（PLL）？锁相环的工作原理是什么？锁相环电路对硬件电路连接有什么要求？ 解答: 锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。 在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地 80MHz和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。 通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件 板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的10MHz背板时钟同步来实现锁相环同步的。关于更多的不同仪器的锁相环技术，请点击下面相关的连接。 锁相环原理及锁相环原理图 1．锁相环的基本组成 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相 （t）电压信号输出，该信号经低通滤位差，并将检测出的相位差信号转换成u D 波器滤波后形成压控振荡器的控制电压u （t），对振荡器输出信号的频率实施 C 控制。 2．锁相环的工作原理 （8-4-1） （8-4-2）
PLL 锁相环原理
什么是锁相环（PLL）工作原理及对硬件电路连接的要求锁相环是一种反馈电路，其作用是使得电路上的时钟和某一外部时钟的相位同 步。PLL通过比较外部信号的相位和由压控晶振（VCXO）的相位来实现同步的，在 比较的过程中，锁相环电路会不断根据外部信号的相位来调整本地晶振的时钟相位，直到两个信号的相位同步。 在数据采集系统中，锁相环是一种非常有用的同步技术，因为通过锁相环，可以使得不同的数据采集板卡共享同一个采样时钟。因此，所有板卡上各自的本地80MHz 和20MHz时基的相位都是同步的，从而采样时钟也是同步的。因为每块板卡的采样时钟都是同步的，所以都能严格地在同一时刻进行数据采集。 通过锁相环同步多块板卡的采样时钟所需要的编程技术会根据您所使用的硬件板卡的不同而不同。对于基于PCI总线的产品（M系列数据采集卡，PCI数字化仪等），所有的同步都是通过RTSI总线上的时钟和触发线来实现的；这时，其中一块版板卡会作为主卡并且输出其内部时钟，通过RTSI线，其他从板卡就可以获得这个用于同步的时钟信号，对于基于PXI总线的产品，则通过将所有板卡的时钟于PXI内置的 10MHz背板时钟同步来实现锁相环同步的。 锁相环(PLL)的工作原理 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL,Phase-Locked Loop）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD,Phase Detector）、环路滤波器（LF,Loop Filter）和压控振荡器（VCO,Voltage Controlled Oscillator）三部分组成，锁相环组成的 原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。
完整版锁相环工作原理.doc
基本组成和锁相环电路 1、频率合成器电路 频率合成器组成： 频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射 信号源，发射信号源主要由锁相环和VCO 电路直接产生。如图3-4 所示。 在现在的移动通信终端中，用于射频前端上下变频的本振源（LO ），在射频电路中起着非常 重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop ）来实现。 2.锁相环： 它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理： 锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD 或 PC):是完成相位比较的单元, 用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF): 是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的 作用 .通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO ）：振
荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL 中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制 VCO ，使它的频率改变； 5、这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。 锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R 分频器、N 分频器、压控振荡器（VCO ）、低通滤波器（LFP）构成，并留有数据控制接口。 锁相环电路的工作原理是：在控制接口对R 分频器和N 分频器完成参数配置后。晶振产生 的参考频率（ Fref）经 R 分频后输入到鉴相器，同时VCO 的输出频率（ Fout）也经 N 分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式 输出，并通过 LFP 滤波，加到 VCO 的调制端，从而控制 VCO 的输出频率，使鉴相器两输入端的 输入频率相等。 锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N 和 R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片 锁相环的基准频率为13MHz ，通过内部固定数字频率分频器生成5KHz 或 6.25KHz 的参考频率。 VCO 振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产 生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图 3-5 所示。 N=F VCO /F R N：分频次数 F VCO： VCO 振荡频率
CMOS4046集成电路研究锁相环(PLL)的工作原理 毕业论文外文翻译
本实验要使用CMOS4046集成电路研究锁相环（PLL ）的工作原理。电路包括两个不同的鉴相器和一个VCO 。另外还有一个齐纳二极管参考电压源用在供电调节中，在解调器输出中有一个缓冲电路。用户必须提供环路滤波器。4046具有高输入阻抗和低输出阻抗，容易选择外围元件。 注意事项 1. 本实验较为复杂，进入实验室之前，确认你已经弄懂了电路预计应该怎样工作。对某样东西还没有充分分析之前，不要去尝试制作它。在开始实验之前要通读本文。 2. 在实验第一部分得到的数据要用来完成实验的其它任务。所以要仔细对待这部分内容。 3. 小心操作4046芯片，CMOS 集成电路很容易损坏。避免静电释放，使用10k Ω电阻把信号发生器的输出耦合到PLL 。在关掉4046供电电源之前先关闭信号发生器，或者从信号输入端给整个电路供电。要避免将输出端对电源或对地短路，TTL 门电路可以容忍这种误操作但CMOS 不能（要注意松散的导线）。CMOS 输出也没有能力驱动电容负载。VSS 应该接地，VDD 应该接5V ，引脚5应该接地（否则VCO 被禁止）。 1 VCO 工作原理 阅读数据手册中的电路描述。VCO 常数（0K 单位为弧度/秒-伏）是工作频率 变化与输入电压（引脚9上）变化之比值。测量出0K ，即，画出输出频率关于 输入电压的曲线。确认数据范围要覆盖5kHz 到50kHz 。对于R1, R2 和C 的各种参数取值进行测量，确定0K 对于R1 ,R2 和C 是怎样的近似关系。测量VCO 输出的上升和下降时间，研究电容性负载的影响。 2 无源环路滤波器 无源环路滤波器位于鉴相器输出与VCO 输入之间。此滤波器对鉴相器输出中的高次谐波进行衰减，并控制环路的强度。通常用一个简单RC 滤波器就可以满足要求，这种设计能避免有源滤波器设计中固有的电平移动和输出限制的恼人问题。但另外一方面，有源滤波器可以提供更优越的性能。 2.1 相位比较器 首先来看一下4046的相位比较器II 的输出。该输出端是一个三态器件，这可以在环路锁定时减小波纹。与存在两倍基频拍频的情况不同，这里没有任何拍频。糟糕的方面是，当我们需要为环路建立一个框图时，D K 却不能很好地定义。当向上或向下驱动之一接通时，输出端表现为电压源。但是当输出端悬浮时，它实质上为一个电流源（一个0A 电流源）。因此D K 的值将依赖于给定的滤波器。考察图1。 图1 相位比较器II 的输出 图中当向上驱动器接通时，相位比较器输出为5PO v V =+，当向下驱动器接通时，0PO v V =，当相位比较器处在开路状态时，PO D v v =。我们可以求出输出的平均值：
锁相环CD4046 原理及应用
锁相环 CD4046 原理及应用 锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。锁相环主要由相位比较器（PC）、压控振荡器（VCO）、低通滤波器三部分组成，如图1所示。 图1 压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。这个平均值电压Ud朝着减小CO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。 当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。图2是CD4046的引脚排列，采用 16 脚双列直插式，各引脚功能如下： 图2?1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。 ?2脚相位比较器Ⅰ的输出端。 ?3脚比较信号输入端。 ?4脚压控振荡器输出端。 ?5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。 ?6、7脚外接振荡电容。 ?8、16脚电源的负端和正端。 ?9脚压控振荡器的控制端。 ?10脚解调输出端，用于FM解调。 ?11、12脚外接振荡电阻。
锁相环PLL的组成和工作原理
锁相环的组成和工作原理#1 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡 器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1 所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入 信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理 锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电 路如图8-4-2所示。 鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压 分别为： （8-4-1） （8-4-2） 式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压uD为： 用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压uC（t）。即uC（t）为： （8-4-3） 式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为： 即（8-4-4） 则，瞬时相位差θd为 （8-4-5）
PLL电路的基本工作原理
PLL电路的基本工作原理 1.1PLL电路的三大组成各部分 Phase lock loop锁相环电路适用于生成与输入信号同步的新的信号电路。PLL电路基本上由三大部分组成： 1）鉴相器（phase detector） 鉴相器用于检测出两个输入信号的相位差。鉴相器的工作方式多种多样，大部分是数字方式的，也有模拟方式工作的鉴相器，主要方式检测出两个信号上升沿的差。 2）环路滤波器（loop filter） 环路滤波器是将鉴相器输出的含有波纹的直流信号平均化，将次变换为交流成分较少的低通滤波器。环路滤波器滤除了滤除波纹的功能外，还有一个重要的功能，即决定稳定进行PLL环路控制的传输特性。稳定的PLL电路的环路滤波特性是非常重要的。关系到整个系统的性能。 3）压控振荡器（voltage controlled osillator） 压控振荡器就是用输入的直流信号控制振荡频率，它是一种可变频振荡器。 1.1.2PLL的应用与频率合成器 在图中可以看到，将输入信号与VCO输出信号进行比较，控制两个信号使其保持相位同步。两个输入信号同相位，当然也可以对频率进行同样的控制，这样一来就可以是VCo输出的振荡频率能够跟踪输入信号的频率了。 这时，VcO的振荡频率变化由环路滤波器的时间常数决定。时间常数越大，频率的变化越慢；时间常数越小，频率变化越快。这样，VCo的振荡频率同步跟踪输入信号的频率。 在图中若跟踪速度设计得当，由VCO可得到接受信号或与电磁波同步的信号。例如，接受电磁波信号中叠加有噪声时，VCO立即停止接收该信号，不收噪声影响，VCO与接收信号平品均频率稳定同步，并持续振荡。
锁相环基本原理
锁相环基本原理 一个典型的锁相环（PLL ）系统，是由鉴相器（PD ），压控荡器（VCO ）和低通滤波器（LPF ）三个基本电路组成，如图1， Ud = Kd (θi –θo) U F = Ud F （s ） θi θo 图1 一．鉴相器（PD ） 构成鉴相器的电路形式很多，这里仅介绍实验中用到的两种鉴相器。 异或门的逻辑真值表示于表1，图2是逻辑符号图。 表1图2 从表1可知，如果输入端A 和B 分别送 2π 入占空比为50%的信号波形，则当两者 存在相位差?θ时，输出端F 的波形的 占空比与?θ有关，见图3。将F 输出波 形通过积分器平滑，则积分器输出波形 的平均值，它同样与?θ有关，这样，我 们就可以利用异或门来进行相位到电压 ?θ 的转换，构成相位检出电路。于是经积 图3 分器积分后的平均值（直流分量）为： U U=Vdd*?θ/π (1) Vcc 不同的?θ，有不同的直流分量Vd 。 ?θ与V 的关系可用图4来描述。 从图中可知，两者呈简单线形关 1/2Vcc 系： Ud = Kd *?θ (2) 1/2ππ?θ Kd 为鉴相灵敏度图4 F O o U K dt d =θV PD LPF VCO Ui Uo V A B F __F = A B + A B F B A
2． 边沿触发鉴相器 前已述及，异或门相位比较器在使用时要求两个作比较的信号必须是占空比为50%的波形，这就给应用带来了一些不便。而边沿触发鉴相器是通过比较两输入信号的上跳边沿（或下跳边沿）来对信号进行鉴相，对输入信号的占空比不作要求。 二． 压控振荡器（VCO ） 压控振荡器是振荡频率ω0受控制电压U F （t ）控制的振荡器，即是一种电压——频率变换器。VCO 的特性可以用瞬时频率ω0（t ）与控制电压U F （t ）之间的关系曲线来表示。未加控制电压时（但不能认为就是控制直流电压为0，因控制端电压应是直流电压和控制电压的叠加），VCO 的振荡频率，称为自由振荡频率ωom ，或中心频率，在VCO 线性控制范围内，其瞬时角频率可表示为： ωo （t ）= ωom + K 0U F （t ） 式中，K 0——VCO 控制特性曲线的斜率，常称为VCO 的控制灵敏度，或称压控灵敏度。 三． 环路滤波器 这里仅讨论无源比例积分滤波器如图5。 其传递函数为： 1 )(1 )()()(212+++== τττs s s U s U s K i O F 式中：τ1 =R1C τ2 = R2 C 图5 四． 锁相环的相位模型及传输函数 图6 图6为锁相环的相位模型。要注意一点，锁相环是一个相位反馈系统，在环路中流通的是相位，而不是电压。因此研究锁相环的相位模型就可得环路的完整性能。 由图6可知： R1 0640 V Kd KF(s)Ko/s i o e A -+
锁相环路工作原理
摘要：锁相环路是PLL 是一个能够跟踪输入信号相位变化，以消除频率误差为目的的闭环自动控制系统。锁相环环路PLL 主要由鉴相器PD 、环路滤波器LF 和电压控制振荡器VCO 组成，工作原理主要是频率牵引和相位锁定。PLL 在无线电技术很多领域，如调制与解调、频率合成、数字同步系统等方面得到了广泛运用，已经成为现代模拟与数字通信系统中不可缺少的基本部件。 关键词：锁相环；鉴相器；压控振荡器；环路滤波器 1锁相环基本工作原理 锁相环（PLL ）主要由鉴相器（PD ）、环路滤波器(LF) 、压控振荡器(VCO)三部分组成。基本组成框图如图1所示。 图1 锁相环结构图 图1中，输入信号()i u t 与反馈输出信号()o u t 的相位进行比较，得到误差相位()e t θ，并由此产生误差电压()D u t ，误差电压经过环路滤波器过滤得到控制电压()c u t ，()c u t 控制VCO 的振荡频率，改变输出信号 ()o u t 的频率和相位，同时改变了输出信号和输入信号的相位差()e t θ。即控制电压加到压控振荡器上使之 产生频率偏移，来跟踪输入信号频率()i w t 。当输出信号频率等于输入信号频率时，会有一个稳态相位差，使鉴相器输出一个稳定的直流误差电压，控制VCO 输出信号频率稳定在输入信号频率上，即为PLL 的锁定状态。 在PLL 中，鉴相器的鉴相特性 ()()D d e u t K t θ= （1） 式中：d K 为鉴相器灵敏度。 压控振荡器VCO 的控制特性为 v w =o w +c K ()c u t （2） 式中：o w 为压控振荡器的自由振荡频率（c u 为0时的固有频率），c K 为压控灵敏度。若输入信号()i u t 为单频信号，()sin[]i i i i u t U wt θ=+，则相位误差()e t θ为 ()[()]()()t t e i i o c c i o i c c t w t w K u t dt w w t K u t dt θθθ=+-+=-+-?? （3）
锁相环工作原理
图2：加入锁相环后的图形 图1：未加入锁相环时的图形 锁相环最基本的结构如图6.1所示。它由三个基本的部件组成：鉴相器（PD）、环路滤波器（LPF 振荡器（VCO）。 鉴相器是个相位比较装置。它把输入 信号S (t)和压控振荡器的输出信号 i Array (t)的相位进行比较，产生对应于两 S o 个信号相位差的误差电压S (t)。 e 环路滤波器的作用是滤除误差电压 (t)中的高频成分和噪声，以保证环 S e 路所要求的性能，增加系统的稳定性。
压控振荡器受控制电压S d (t)的 控制，使压控振荡器的频率向输入信 号的频率靠拢，直至消除频差而锁定。 锁相环是个相位误差控制系统。它比较输入信号和压控振荡器输出信号之间的相位差，从而产生电压来调整压控振荡器的频率，以达到与输入信号同频。在环路开始工作时，如果输入信号频率荡器频率不同，则由于两信号之间存在固有的频率差，它们之间的相位差势必一直在变化，结果出的误差电压就在一定范围内变化。在这种误差电压的控制下，压控振荡器的频率也在变化。若器的频率能够变化到与输入信号频率相等，在满足稳定性条件下就在这个频率上稳定下来。达到输入信号和压控振荡器输出信号之间的频差为零，相差不再随时间变化，误差电压为一固定值，就进入“锁定”状态。这就是锁相环工作的大致过程。 以上的分析是对频率和相位不变的输入信号而言的。如果输入信号的频率和相位在不断地变可能通过环路的作用，使压控的频率和相位不断地跟踪输入频率的变化。 锁相环具有良好的跟踪性能。若输入FM 信号时，让环路通带足够宽，使信号的调制频谱落在带这时压控振荡器的频率跟踪输入调制的变化。 对于锁相环的详细分析可参阅有关锁相技术的书籍。在此仅说明锁相环鉴频原理。可以简单控振荡器频率与输入信号频率之间的跟踪误差可以忽略。因此任何瞬时，压控振荡器的频率ωv (波的瞬时频率ωFM (t)相等。 FM 波的瞬时角频率可表示为 假设VCO 具有线性控制特性，其斜率K v （压控灵敏度）为（弧度／秒·伏），而VCO 在S d (t)＝0频率为ωo ’，则当有控制电压时，VCO 的瞬时角频率为 令上两式相等，即ωv (t)≈ωFM (t)，可得
锁相环的组成和工作原理
锁相环的组成和工作原理 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。 锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理 锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。 鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为： （8-4-1） （8-4-2） 式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压u D为：
用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C（t）。即u C（t）为： （8-4-3） 式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为： 即（8-4-4） 则，瞬时相位差θd为 对两边求微分，可得频差的关系式为 （8-4-6） 上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，u c（t）为恒定值。当上式不等于零时，说明锁相环的相位还未锁定，输入信号和输出信号的频率不等，u c（t）随时间而变。 因压控振荡器的压控特性如图8-4-3所示，该特性说明压控振荡器的振荡频率ωu以ω0为中心，随输入信号电压u c（t）的变化而变化。该特性的表达式为 上式说明当u c（t）随时间而变时，压控振荡器的振荡频率ωu也随时间而变，锁相环进入“频率牵引”，自动跟踪捕捉输入信号的频率，使锁相环进入锁定的状态，并保持ω0=ωi的状态不变。 8．4．2锁相环的应用 1．锁相环在调制和解调中的应用 （1）调制和解调的概念
数字锁相环原理 应用
数字锁相环原理及应用 .全数字锁相环结构及原理 图1 数字锁相环路的基本结构 (1)数字环路鉴相器（DPD） 数字鉴相器也称采样鉴相器，是用来比较输入信号与压控振荡器输出信号的相位，它的输出电压是对应于这两个信号相位差的函数。它是锁相环路中的关键部件，数字鉴相器的形式可分为：过零采样鉴相器、触发器型数字鉴相器、超前—滞后型数字鉴相器和奈奎斯特速率取样鉴相器。 (2)数字环路滤波器（DLF） 数字环路滤波器在环路中对输入噪声起抑止作用，并且对环路的校正速度起调节作用。数字滤波器是一种专门的技术，有各种各样的结构形式和设计方法。引入数字环路滤波器和模拟锁相环路引入环路滤波器的目的一样，是作为校正网络引入环路的。因此，合理的设计数字环路滤波器和选取合适的数字滤波器结构就能使DPLL满足预定的系统性能要求。 (3)数字压控振荡器（DCO） 数控振荡器，又称为数字钟。它在数字环路中所处的地位相当于模拟锁相环中的压控振荡器（VCO）。但是，它的输出是一个脉冲序列，而该输出脉冲序列的周期受数字环路滤波器送来的校正信号的控制。其控制特点是：前一采样时刻得到的校正信号将改变下一个采样时刻的脉冲时间位置。 全数字锁相环工作原理 全数字锁相环的基本工作过程如下： (1) 设输入信号 u i (t) 和本振信号（数字压控振荡器输出信号）u o (t) 分别 是正弦和余弦信号，他们在数字鉴相器内进行比较，数字鉴相器的输出是一个与两者间的相位差成比例的电压u d (t)。 (2) 数字环路滤波器除数字鉴相器输出中的高频分量，然后把输出电压u c (t)
加到数字压控振荡器的输出端，数字压控振荡器的本振信号频率随着输入电压的变化而变化。如果两者频率不一致，则数字鉴相器的输出将产生低频变化分量，并通过低通滤波器使DCO的频率发生变化。只要环路设计恰当，则这种变化将使 本振信号u o (t) 的频率与数字鉴相器输入信号u i (t) 的频率一致。 (3)最后，如果本振信号的频率和输入信号的频率完全一致，两者的相位差将保持某一个恒定值，则数字鉴相器的输出将是一个恒定直流电压（忽略高频分量），数字环路滤波器的输出也是一个直流电压，DCO的频率也将停止变化，这时，环路处于“锁定状态”。