广工EDA数字逻辑第5章
5.7 EDA开发综合实例3：SmartDesign的使用
在Libero中，除了可以编写程序实现相应设计外，还可通过可视化操作方式（“SmartDesign”软件），对现成的模块进行连线和拼装，实现特定的功能。
下例采用可视化方法实现1位全加器，再改造为2位串行进位加法器，操作过程既有通过编写代码建立模块，也有调用现成模块，还有通过IP核创建实例模块，并对多个模块进行拼装和测试。
5.7.1 使用半加器构造全加器
通过半加器来构造全加器的方法在4.7.3中讨论了，以下的模块及其连接均基于图4-24完成。
1.新建工程
打开Libero IDE，选择“Project”菜单的“New Project”命令，输入项目名称、选择项目存放路径，选择语言Verilog（如图5-62所示）。设备的选择同5.6中的实例2。
2.新建SmartDesign设计
在“Project Manager”中点击“SmartDesign”按钮（如图5-63），在弹出的对话框中输入设计名称，如图5-64所示。
工作区中会显示打开了“adders”设计的画布，但画布是一片空白，如图5-65所示。
3.添加半加器模块
点击“Project Flow”切换回项目流程，点击“HDL Editor”按钮，输入并新建Verilog 程序文件。如图5-66所示：
在打开的文件中输入半加器程序代码，代码同4.7.3中的半加器设计。
项目会把第一个建立的模块或设计作为“根”（Root），并加粗显示，如果项目中的根不是“adders”，则可在“Design Explorer”窗口中对着“adders”按右键，选择“Set As Root”进行修改。如图5-68所示：
4.在设计中添加“半加器”模块
对着“half_adder”模块右键，选择“Instantiate in adders”，或者按着“half_adder”模块拖拽至“adders”的画布（Canvas）上。重复操作两次，在此需要两个半加器来构造全加器。操作如图5-69所示：
在图中可看到，添加两个模块后，设计中自动设定了模块的实例化名称（half_adder_0 和half_adder_1），直接双击可修改其实例名。
5.在设计中添加“或”模块
在“Catalog”窗口中，列出了Libero IDE提供的各种现成可使用的IP核，包括宏单
元（Actel Macros）、基本块（Basic Blocks）等。
在搜索栏输入“or2”（也可直接在“Actel Macros”列表中找），可找到在此需要用到的“or2”宏单元（即2输入“或”门）。点击右键，选择“Instantiate in adders”，或者通过拖拽操作，添加至“adders”的画布（Canvas）上（如图5-70所示）。
6.连线到顶层
整个画布就是一个“芯片”的设计，而刚才添加的模块只是该“芯片”的内部零件，故需要定义这些子模块中哪些端口是连接到整个设计的对外（输入/输出）端口上。
对着“half_adder_0”模块的“A”端口按右键，选择“Promote to Top Level”（如图5-71），可把该子模块的端口连接至顶层。
通过类似操作，将“half_adder_0”模块的“B”端口、“half_adder_1”的“B”端口“half_adder_1”的“S”端口、“or2_0”模块的“Y”端口连接到顶层。
由于“half_adder_0”和“half_adder_1”都有名为“B”的端口，故连接到顶层时会有命名上的冲突，如图5-72所示为弹出的对话框，如果选择“是”，则连接到一个新的端口，系统自动给这个端口改名（如“B_0”），如果选择“否”，就会将“half_adder_0”和
“half_adder_1”的“B”端口都连接到同一个对外的顶层端口上。
可修改端口的名称，对着要修改的端口名按右键，选择“Modify Port”（或直接双击），输入新的端口名称（如图5-73所示）。
连接并修改端口名后的结果如图5-74所示：
7.进行内部连线
选择“half_adder_0”的“S”端口，按下“Ctrl”键同时，点击选择“half_adder_1”的“A”端口，同时选中了两个端口，点击右键，选择“Connect”命令，就可把这两个选中的端口进行连线。如图5-75所示：
用同样的方法，把“half_adder_0”的“C”端口与“or2_0”的“A”端口、“half_adder_1”的“C”端口与“or2_0”的“B”端口进行连接。
模块的布局看起来可能会比较乱，连线可能会产生视觉上的重叠，可调整各模块的位置达到较好的显示效果，如图5-76所示：
8.规则检查
选择“SmartDesign”菜单的“Check Design Rules”命令，工具会自动检查设计是否存在问题（如还有端口没有进行连接等），如果发现问题，按照检查结果的提示进行修正。
至此，一个全加器的设计已完成。
5.7.2 与现有的全加器对比
在5.5综合实例1中，已经设计了全加器的模块并保存在磁盘中（“Fadd1.v”文件），在此可调用原来已经完成的模块，将两种设计思路都放到设计中，一起进行验证并对结果进行对比。
1.导入全加器模块
在“File”菜单运行“Import Files”命令（如图5-77），找到已保存了的全加器设计文件“Fadd1.v”，点击“Import”按钮导入文件（如图5-78）。
导入文件后，Libero IDE会复制该文件到项目文件夹的“/ hdl”子文件夹下，对该文件中的代码进行改动，不会影响原文件。
2.添加全加器模块到设计中
导入文件后，该模块会显示在项目层次结构图中，如图5-79所示：
选择“FA_behav2”模块，添加到“adders”设计中（实例化），层次结构也会发生变化，如图5-80所示：
3.连线
由于“FA_behav2”模块是一个独立的整体，不需要进行内部连线，故全部端口都连接到顶层设计。为了对比两个设计，将“FA_behav2_0”实例的输入（A，B，Cin）与“全加器1”（半加器组装的）的输入都接到同一个端口（DataA，DataB，Cin），输出端口直接接到顶层设计，如图5-81所示：
注：在图5-81中，由于全加器1是由多个部件组装而成，为了更好的显示效果，加入了一个长方体和文字，这些元素可在画布内添加，而不会影响原来的设计。
4.生成设计
选择“SmartDesign”菜单的“Check Design Rules”命令，提示“Design Rules Check of SmartDesign ‘adders’ found no errors and no warnings”表示检查无误。
选择“SmartDesign”菜单的“Generate Design”命令（如图5-82所示），或者对着画布区按右键，选择“Generate Design”命令。提示“Design ‘adders’ was successfully generated”表示生成成功。
5.编写测试平台
点击“Project Flow”切换回项目流程，点击“HDL Editor”按钮，在打开的对话框中选择“HDL Stimulus File”，输入测试平台的文件名，如图5-83所示：
6.选项配置
点击“Project Flow”切换回项目流程，对着“Simulation”按钮按右键，在弹出的菜单中选择“Options”，配置好测试平台模块名称及顶层实例名。如图5-84所示：
仅仅配置这个还不够，还要用右键点击“adders”设计，选择“Organize Stimulus”（如图5-85所示）；
在弹出的窗口中选择左边窗口中来源为“User”的激励文件“testbench.v”，点击“Add”按钮添加到右边窗口中，并点击“OK”（如图5-86所示）。
读者不禁奇怪，为什么会有两个“testbench.v”，还需额外进行配置才能进行仿真呢？那是因为在本project中调用了Actel提供的宏单元（or2），Libero会自动提供一个“testbench.v”文件，而恰好用户在此也用了“testbench.v”作为测试平台的文件名，故有两个“testbench.v”文件，一个来源是User（用户），一个来源是adders。
7.功能仿真
在“Project Flow”中，点击“Simulation”按钮，进行功能仿真（综合前仿真），仿真结果如图5-87所示：
说明：
（1）由于测试平台中有“$finish”操作，故仿真结束时会提示是否结束“Are you sure you want to finish?”，在此不要选择“是”，否则ModelSim软件将退出。
（2）在波形结果中，两个全加器采用相同的输入（pa，pb，pCin），分别产生不同的输出（“Sum1”，“Cout1”为“全加器1”的输出，“Sum2”，“Cout2”为
“FA_behav2”的输出）
8. 综合结果
对设计进行综合，RTL 视图如图5-88所示：
接下来操作包括综合后仿真、布局布线等，实现步骤与5.6的综合实例2相同，在此不作赘述。
5.7.3 改造为2位串行进位加法器
1. 设计结构图
在第二章（2.3.5）中，讨论了如何通过1位全加器构造多位串行进位加法器，图2-42是一个4位的串行进位加法器，稍作删改，可得到如图5-89所示的2位串行进位加法器。在此可将现有的2个全加器拼装为2位的串行进位加法器，。
C in
C out
1
2. 连线并修改端口名称
按照图5-89对“adders ”设计进行改造，更改端口连线及端口名称为如图5-90所示的结构。
3.保存并生成设计
选择“File”菜单的“Save adders As”命令，将设计另存为“adder_2”。
选择“SmartDesign”菜单的“Generate Design”命令，或者对着画布区按右键，选择“Generate Design”命令，生成设计。
4.编写测试平台
新建测试平台，保存文件为“testbench2.v”。代码如下：
5.选项配置
由于新建了另一个设计和测试平台，故须调整若干的选项设置：
设置“adder_2”为根，设置方法跟前面是一致的，如图5-91所示：
配置测试平台文件，对着“adder_2”模块按右键，选择“Organize Stimulus”（如图5-92所示），把“testbench2.v”文件加到测试平台关联项中（如图5-93所示）。
点击“Project Flow”切换回项目流程，对着“Simulation”按钮按右键，在弹出的菜单中选择“Options”，配置好测试平台模块名称及顶层实例名。如图5-94所示：
6.功能仿真
功能仿真结果如图5-95所示：
波形说明：
（1）a1，a0表示两位输入数据，如“a1=1，a0=0”，则相当于输入两位“A[1:0]=2'b10”；
（2）同理，b1，b0可理解为“B[1:0]”，s1，s0可理解为“S[1:0]”，计算的内容相当于“{cout,S[1:0]}=A[1:0] + B[1:0]+cin”；
（3）由于是串行进位，仿真结果中考虑了延迟因素，出现了毛刺。
7.综合结果
综合结果如图5-96所示：
5.7.4 调用IP核创建2位串行进位加法器
前面是通过拼装的方式实现2位串行进位加法器，只是为了说明SmartDesign的使用方法，并不是最佳的实现方法。
在Libero IDE中，可以通过现成的模块非常方便地创建多种功能模块：在Catalog窗口中列出了Actel公司提供的多种IP核，从简单的宏单元（基本门等）、中规模的基本块（加法器、编码器等）、总线接口，到大规模的DSP、处理器等都可以提供使用（如图5-97所示）。
1.创建新核并实例化
选择“Basic Blocks”下的“Adder”，按右键选择“Instantiate in adders”(Libero 9.1版本菜单改为“Configure core”）)，或直接双击，出现如图5-98所示的对话框。
“Ripple”是代表串行进位，“Width”中最小是2位，代表所创建加法器的位数，“Carry In”和“Carry out”中选择“Active High”表示进位输入/出高电平为1。点击“Generate”按钮，出现如图5-99的对话框，输入新建核的名称。
该核显示在项目层次结构图中，可将其实例化到画布中，如图5-100所示：
广工数字逻辑实验八
__计算机__学院__软件工程__专业__班__组、学号__ 姓名_______协作者______________教师评定_________________ 实验题目__第八次实验——基于Libero的数字逻辑设计仿真及验证实验__ 1、熟悉SmartDesign工具的使用 2、综合实验的设计、仿真、程序烧录及验证
实验报告 一、实验目的 1、了解基于Verilog的组合逻辑电路的设计及其验证。 2、熟悉利用EDA工具（特别是SmartDesign）进行设计及仿真的流程。 3、学习利用SmartDesign对全加器进行VerilogHDL设计的方法。 4、熟悉实验箱的使用和程序下载（烧录）及测试的方法。 二、实验环境 1、Libero仿真软件。 2、DIGILOGIC-2011数字逻辑及系统实验箱。 3、Actel Proasic3 A3P030 FPGA核心板及Flash Pro4烧录器。 三、实验内容 1、跑马灯设计 设计要求： 共8个LED灯连成一排，用以下3种模式来显示，模式选择使用两个按键进行控制。 （1）模式1：先点亮奇数灯，即1、3、5、7灯亮，然后偶数灯，即2、4、6、8灯亮，依次循环，灯亮的时间按时钟信号的二分频设计。 （2）模式2：按照1、2、3、4、5、6、7、8的顺序依次点亮所有灯；然后再按1、2、3、4、5、6、7、8的顺序依次熄灭所有灯，间隔时间按时钟信号的八分频设计。 （3）模式3：按照1/8、2/7、3/6、4/5的顺序依次点亮所有灯，每次同时点亮两个灯；然后再按1/8、2/7、3/6、4/5的顺序熄灭相应灯，每次同时熄灭两个灯，灯亮的时间按时钟信号的四分频设计。 （4）模式4：自定义。 2、四位数码管扫描显示电路的设计 设计要求： 共4个数码管，连成一排，要求可以显示其中任意一个数码管。具体要求如下：（1）依次选通4个数码管，并让每个数码管显示相应的值，其结果由相应输入决定。 （2）要求能在实验箱上演示出数码管的动态显示过程。必须使得4个选通信号DIG1、DIG2、DIG3、DIG4轮流被单独选通，同时，在段信号输入口加上本人学号的后四位数据，这样随着选通信号的变化，才能实现扫描显示的目的（经验数据为扫描频率大于等于50Hz）。
2003年广工研究生入学物理化学试题
广东工业大学 2003年研究生入学物理化学试题 考试科目：物理化学科目编号：423 招生专业：应用化学、环境工程 注：考生必须在答题纸上答题（含填充题、选择题），答完后连同本试题一并交回。 一、单项选择题（30分） 1、一定量的理想气体由同一始态出发，分别经恒温可逆膨胀和绝热可逆膨胀到相同的终态压力为P时，终态体积有（）。 A V恒温=V绝热； B V恒温
广东工业大学导师信息
姓名招 生 人 数 性 别 出生 年月 职称 学 位 最高学历毕业 院校、时间 主要研究方向（限填3 个） email电话 王 成勇3男教授 博 士 大连理工大 学，1989 模具高速加工及 CAD/CAM，精密超精密 加工理论、设备与工 具，超硬材料及纳米 材料工具 阎 秋生4男教授 博 士 天津大学、 磨削加工工艺、微细加 工、先进加工装备 郭 钟宁3男教授 博 士 香港理工大学 特种加工、微细加工、 加工过程检控 魏昕3女教授 博 士 华南理工大学 微电子材料精密超精 密精密加工技术，加工 过程监测技术，高能束 加工技术 袁慧1女 副教 授 大 学 吉林工业大 学，1977 难加工材料精密加工 与工具 马平2男教授 博 士 南京航天航空 大学/ 高速机床研究\数控技 术\智能监测与控制技 术研究 pingma@gdut 傅 惠南3男教授 博 士 日本神户大学 /1999 微纳米操作加工\微纳 米检测控制\超精密研 磨 张 永俊2男1966教授 博 士 南京航天航空 大学/94 特种加工技术\机器人 运动\动力学研究 （郭钟宁教授负 责） 姜 莉莉3女教授 博 士 莫斯科工业大 学，1998 制造过程信息化， CAD/CAM/PDM. 李 锻能2男 副教 授 学 士 1982年湖南大 学本科 机械制造装备、高速加 工、滑动轴承 高 伟强2男 副教 授 博 士 “Stankin” 莫斯科国立工 业大学 磁性研磨，先进制造装 备设计，CAD/CAPP/CAM 于1男副教学1982年北京精密加工、特种加工、
兆勤授士理工大学数控加工技术 （CAD/CAM） 肖 曙红2男 副教 授 博 士 华南理工大 学， 高速数控机床，直接驱 动控制，精密机械与数 字化设计 张 凤林1男 副教 授 博 士 华南理工大 学， 超硬材料工具制造 徐 晓东1男 研究 员 博 士 北京科技大 学，2000 射流加工理论与工艺 （王成勇教授负 责） 林 一松1 （王成勇教授负 责） 本帖最后由广工机 电于201 1-3-20 16: 55 编辑 姓名招 生 人 数 性 别 出生 年月 职称 学 位 最高学历毕业 院校、时间 主要研究方向（限填3 个） email电话 陈新4男教授 博 士 华中理工大学， CIMS与网络化制造，微 电子装备制造 郑 德涛1男教授 博 士 清华大学， CIMS与网络化制造，微 电子装备制造 吴 百海4男教授 学 士 中南建筑学院， 1964 机电液智能控制，海洋 机电工程
广工 EDA课程设计
i 课 程 设 计 课程名称___VHDL 与集成电路设计___ 题目名称___电子钟VHDL 设计______ 学生学院___物理与光电工程学院___ 专业班级___ __________ 学 号_____________ 学生姓名___ ______________ 指导教师_______________ 2014 年 12 月 19 日
目录 一、前言 (1) 1.1 EDA技术简介 (1) 1.2 EDA的发展前景 (1) 二、设计内容及要求 (1) 2.1设计内容 (1) 2.2 设计要求 (1) 2.3 实验目的 (2) 三、设计原理及框图 (2) 3.1设计原理 (2) 3.2 设计框图 (2) 四、模块程序设计 (4) 4.1 秒、分模块程序及仿真 (4) 4.2 时模块程序及仿真 (6) 4.3 消抖模块 (7) 4.4 顶层文件设计 (8) 五、调试 (11) 六、心得总结 (12) 参考文献 (12) ii
一、前言 1.1 EDA技术简介 电子系统设计自动化（EDA: Electronic Design Automation）已成为不可逆转的潮流，它是包含CAD、CAE、CAM等与计算机辅助设计或设计自动化等相关技术的总称。随着信息时代的到来，信息电子产品已不断地向系统高度集成化和高度微型化发展，使得传统的手工设计和生产技术无法满足信息产品的社会和市场需要，因此，人们开始借助于EDA技术进行产品的设计和开发。目前EDA 技术主要是以计算机软件工具形式表现出来的，对于现代复杂的电子产品设计和开发来说，一般需要考虑“自上而下”三个不同层次内容的设计(即：系统结构级设计，PCB板级设计和IC集成芯片级设计)。Protel DXP软件系统是一套建立在IBM兼容PC环境下的CAD电路集成设计系统，它是世界上第一套EDA环境引入到Windows环境的EDA开发工具，具有高度的集成性和可扩展性。本设计就是利用Protel DXP 进行原理图设计、PCB布局布线、进行电路仿真测试。通过本设计充分了解到Protel DXP的特点并且充分掌握了Protel DXP的设计系统的基础知识。 1.2 EDA的发展前景 随着微电子技术和计算机技术的不断发展，在涉及通信、国防、航天、工业自动化、仪器仪表等领域工作中，EDA技术的含量以惊人的速度上升，从而使它成为当今电子技术发展的前言之一。 由于在电子系统设计领域中的明显优势，基于大规模可编程器件解决方案的EDA技术及其应用在近年中有了巨大的发展，将电子发展技术再次推向了又一崭新的历史阶段。这些新的发展大致包含了这样6个方面：1.新器件；2.新工具软件；3.嵌入式系统设计；4.DSP系统设计；5.计算机处理器设计；6.与ASIC市场的竞争技术。 二、设计内容及要求 2.1设计内容 设计一个电子钟，要求可以显示时、分、秒，用户可以设置时间。 2.2 设计要求 ①设计思路清晰，整体设计给出框图，提供顶层电路图； ②应用vhdl完成各次级模块设计，绘出具体设计程序； 1
广工EDA数字逻辑第5章
5.7 EDA开发综合实例3：SmartDesign的使用 在Libero中，除了可以编写程序实现相应设计外，还可通过可视化操作方式（“SmartDesign”软件），对现成的模块进行连线和拼装，实现特定的功能。 下例采用可视化方法实现1位全加器，再改造为2位串行进位加法器，操作过程既有通过编写代码建立模块，也有调用现成模块，还有通过IP核创建实例模块，并对多个模块进行拼装和测试。 5.7.1 使用半加器构造全加器 通过半加器来构造全加器的方法在4.7.3中讨论了，以下的模块及其连接均基于图4-24完成。 1.新建工程 打开Libero IDE，选择“Project”菜单的“New Project”命令，输入项目名称、选择项目存放路径，选择语言Verilog（如图5-62所示）。设备的选择同5.6中的实例2。 2.新建SmartDesign设计 在“Project Manager”中点击“SmartDesign”按钮（如图5-63），在弹出的对话框中输入设计名称，如图5-64所示。
工作区中会显示打开了“adders”设计的画布，但画布是一片空白，如图5-65所示。 3.添加半加器模块 点击“Project Flow”切换回项目流程，点击“HDL Editor”按钮，输入并新建Verilog 程序文件。如图5-66所示：
在打开的文件中输入半加器程序代码，代码同4.7.3中的半加器设计。 项目会把第一个建立的模块或设计作为“根”（Root），并加粗显示，如果项目中的根不是“adders”，则可在“Design Explorer”窗口中对着“adders”按右键，选择“Set As Root”进行修改。如图5-68所示：
广东工业大学eda课程设计报告
课程设计报告 课程名称 EDA课程设计 学院信息工程学院年级班别 学号 学生姓名 指导老师罗思杰 2017年12月09日
目录 一、设计目的和要求： (3) 二、EDA设计： (3) 三、硬件测试： (15) 四、设计和调试过程中遇到的问题及解决方法.. 15 五、完成课程设计后的收获或体会： (15) 六、设计参考文献： (15)
一、设计目的和要求： 1、设计目的： 通过对FPGA（现场可编程门阵列）芯片的设计实践，使学生掌握一般的PLD （可编程逻辑器件）的设计过程、设计要求、设计内容、设计方法，能根据要求及工艺需要进行电子芯片设计并制定有关技术文件。培养学生综合运用已学知识解决实际工程技术问题的能力、查阅图书资料和各种工具书的能力、撰写技术报告和编制技术资料的能力，接受一次电子设计自动化方面的基本训练。 培养学生利用EDA技术知识，解决电子设计自动化中常见实际问题的能力，使学生积累实际EDA编程经验。通过本课程设计的学习，学生将复习所学的专业知识，使课堂学习的理论知识应用于实践，通过本课程设计的实践使学生具有一定的实践操作能力。 2、设计要求： （1）以EDA技术的基本理论为指导，将设计实验分为基本功能电路和较复杂的电子系统两个层次，要求利用数字电路或者EDA方法去设计并完成特定功能的电子电路的仿真、软硬件调试； （2）熟悉掌握常用仿真开发软件，比如： Quartus II或Xilinx ISE的使用方法。 （3）能熟练运用上述开发软件设计并仿真电路并下载到FPGA中进行调试； （4）学会用EDA技术实现数字电子器件组成复杂系统的方法；学习电子系统电路的安装调试技术。 二、EDA设计： （1）方案比较： 1、数字电子钟设计 设计一个时钟电路，包括时钟、分钟、秒钟的显示。要求可对时钟、分钟进行预置和修改操作；可设置3组闹铃时间，时间到时给出10秒的报警声或音乐并给出灯光提示。 具体输入/输出要求如下： ① 4位LED数码显示器，分别显示“小时：分钟”或“分钟：秒”时钟；根据需要选择几个LED发光二极管。 ②3个按键，具体功能描述如下：
EDA数字逻辑实验报告
实验报告 课程名称_数字逻辑及系统设计实验学生学院____计算机____________ 专业班级软件2012（2）班 _ 学号 3112006177 学生姓名陈海兵 指导教师_____林小平 _________ 2013年 12 月24 日
一、 实验目的 1. 熟练掌握基本门电路的主要用途以及验证它们的逻辑功能。 2. 熟练掌握常用组合逻辑电路的基本原理及其逻辑电路功能。 3. 熟练掌握常用时序逻辑电路的基本原理及其逻辑电路功能。 4. 掌握Libero IDE 基于FPGA 的设计流程。 5. 熟悉FPGA 的设计与开发流程。熟悉芯片烧录的流程及步骤。 二、 实验要求 1. 要求每人能独立完成实验。严禁抄袭。 2. 能独立搭建Libero IDE 软件基础环境，掌握FPGA 的开发流程。 3. 按照实验指导书中P56-69的实验步骤进行设计，每一步骤均需要截图显示。 4. 完成3次仿真（综合前，综合后，布局布线后），并将仿真波形截图显示。 5. 将程序烧录到Actel Proasic3 A3P030 FPGA 核心板，在数字逻辑及系统实验箱上完成连 线，验证代码的正确性。 6. 纸制版的封面单面打印，其他页面必须双面打印。全班刻一张光盘。 三、 实验内容 1. 设计题目：用3-8译码器74HC138实现举重比赛的裁判表决电路的组合逻辑函数 ，写出模块代码和测试平台代码。 2. 74HC138功能表参照教材中P53表2-9，引脚图参照实验指导书中P30图2-16。 3. 把每一个步骤的实验结果截图，按实验指导书中P6图1-7中所列FPGA 引脚，手工分 配引脚，最后通过烧录器烧录至FPGA 核心板上。 4. 按分配的引脚连线，实测相应功能并记录结果。 四、 实验结果与截图 1. 模块及测试平台代码清单。 模块代码 // 74HC138.v module decoder3_8_1(DataIn,Enable1,Enable2,Enable3,Eq,y); input [2:0]DataIn; input Enable1,Enable2,Enable3; output [7:0]Eq; reg [7:0]Eq; output y; reg y; integer I; always @(DataIn or Enable1 or Enable2 or Enable3) begin if(Enable1||Enable2||!Enable3) Eq=0; AC BC AB Y ++=
广工数字逻辑与dea设计实验报告
实验报告 1、基本门电路 一、实验目的 1、了解基于Verilog的基本门电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。 3、学习针对实际门电路芯片74HC00、74HC02、74HC0 4、74HC08、74HC32、7 4HC86进行VerilogHDL设计的方法。 4、掌握Libero软件的使用方法。 二、实验环境 Libero仿真软件。 三、实验内容 1、在自己的工程文件中，新建一个设计代码文件（Verilog Source File），文件命名规则：学号+下划线+BasGate 例：3115000001_BasGate.v 在自己的工程文件中，新建一个测试平台文件（HDL Stimulus File），文件命名规则：test_BasGate.v 2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。 3、参考教材P192页的设计代码、测试平台代码（可自行编程，所有门电路放在一个模块里面），完成2输入与非门、2输入或非门、2输入与门、2输入或门、2输入异或门、非门的设计、综合及仿真。 4、提交针对基本门电路的综合结果，以及相应的仿真结果。 四、实验结果和数据处理 1、门电路 ．．．模块清单及测试平台代码清单 （1）所有硬件功能模块的代码清单（关键代码应有注释） // 3117005278_BasGate.v （综合设计与、或、异或、与非、或非在一个模块） module gates(a,b,y1,y2,y3,y4,y5); input a,b; output y1,y2,y3,y4,y5; assign y1=a&b; assign y2=a|b; assign y3=a^b; assign y4=~(a&b); assign y5=~(a|b); endmodule // test_BasGate.v（综合设计测试平台） `timescale 1ns/1ns module testbench(); reg a,b; wire y1,y2,y3,y4,y5;
广工EDA数字逻辑课后习题问题详解
习题答案 第1章 一、单选题 （1）B （2）C （3）B （4）C （5）D （6）B （7）C （8）D （9）C （10）C （11）D （12）D （13）A （14）D 二、判断题 （1）√ （2）√ （3）× （4）× （5）× （6）× （7）√ （8）× 三、填空题 （1）10000111.101、207.5、87.A （2）185.75 （3）1001 0100 （4）B A ?、B A +、B A B A +、AB B A + （5）C B A ABC C AB ++ （6）C A AD ? （7）B A B A + （8）2n （9）1 （10）1 四、综合题 （1） ① B A B A AD B B A AD DE B B A AD C A A C DE C B B D C A A C B DE C B B BD C A A Y +=++=++=++++=+++++=+++++=)1()()()()(
② B A B A B A D D B A B A A D B D B A B A B B A D B A D B A B A B A AB Y +=+++=++++=+++++=+++++=)1)(())(())()(())(( ③ D B C B A D C D B C B DE B B A C A D B D C C B DE B C B C A D BC A D B D C C B DE B A C B A AC DE B A D BC A C B A D C D B C B AC Y ++=+++++=+++++++=+++++++=+++++++=)1()1()()()( （2） ① BCD C B D B A B A D C B A Y ++++= 函数卡诺图如下： 化简结果为：BD D A D C Y ++= ② F(A,B,C,D)=Σm(0,2,4,5,6,7,8,10,12,14) 函数卡诺图如下： 化简结果为：D B A D C B A F +=),,,( ③ F(A,B,C,D)=Σm(1,2,6,7,10,11)+Σd(3,4,5,13,15)
交通灯控制器设计 广工 数电
课程设计 课程名称电子技术综合设计与实践题目名称交通灯控制器 学生学院自动化学院 专业班级09自动化 4班 学号 学生姓名 指导教师张学习 2011年9 月31 日
广东工业大学课程设计任务书 题目名称交通灯控制器 学生学院自动化学院 专业班级09自动化4班 姓名马聪文 学号3109001620 一、课程设计的内容 设计一个十字路口的红、绿、黄三色信号交通灯控制电路。 二、课程设计的要求与数据 1). 用红、绿、黄三色发光二极管作信号灯。主干道为东西向，有红、绿、黄三个灯；支干道为南北向，也有红、绿、黄三个灯。红灯亮禁止通行；绿灯亮允许通行；黄灯亮则给行驶中的车辆有时间停靠到禁行线之外。 2).由于主干道车辆较多而支干道车辆较少，所以主干道绿灯时间较长。当主干道允许通行亮绿灯时，支干道亮红灯。而支干道允许通行亮绿灯时，主干道亮红灯，两者交替重复。主干道每次放行50秒，支干道每次放行30秒。 在每次由亮绿灯变成亮红灯的转换过程中间，需要亮5秒的黄灯作为过渡，以使行驶中的车辆有时间停靠到禁行线以外。 3). 能实现正常的、即时显示功能。用DE2上的四个七段数码管作为倒计时显示器。分别显示东西、南北方向的红灯、绿灯、黄灯时间。 4).能实现特殊状态的功能显示。设S为特殊状态的传感器信号，当Ｓ=1时，进入特殊状态。当Ｓ=0时，退出特殊状态。按S后，能实现特殊状态功能：（1）显示器闪烁； （2）计数器停止计数并保持在原来的数据； （3）东西、南北路口均显示红灯状态； （4）特殊状态结束后，能继续对时间进行计数。 5).能实现总体清零功能。按下R后，系统实现总清零，计数器由初始状态开始计数，对应状态的指示灯亮。
广工彩灯循环控制器(花型A)数电课程设计报告书(最新)
课程设计 课程名称数字电子技术课程设计 题目名称彩灯循环控制器（花型A）学生学院材料与能源学院 专业班级 学号 学生姓名 指导教师潘运红 2015年6 月9 日
广东工业大学课程设计任务书 题目名称彩灯循环控制器（A型） 学生学院材料与能源学院 专业班级13电材1班 姓名张宏俊 学号3113007322 一、课程设计的内容 完成彩灯循环控制器的设计任务。 二、课程设计的要求与数据 设计要求包括： 1. 10路彩灯分别用10个发光二极管L0、L1…..L9模拟。 2. 要求显示2种不同的花型： 1）10路彩灯按照L0、L1…..L9的顺序轮流点亮。 2）10路彩灯按照L0L9、L1L8、L2L7、L3L6、L4L5的顺序依次点亮，然后按相反的顺序依次灭掉。 以上2种花型一直反复循环显示。 3. 该控制电路设有启动和复位按钮。按下复位按钮，全部灯灭。按下启动按钮，彩灯开始 按上述规律变化。
三、课程设计应完成的工作 1. 利用各种电子器件设计彩灯循环控制器； 2. 利用DE2板对所设计的电路进行验证； 3. 总结电路设计结果，撰写课程设计报告。 四、课程设计进程安排
摘要 本设计是这次的课程设计主要是用计数器来实现的，这个彩灯循环控制电路的实质就是要产生一系列有规律的组合顺序，然后通过一个数码管将数字显示出来。这里的方法是列出每个输出所需要的各个阶段的脉冲，把这些脉冲信号写成二进制数再列出真值表，最后转化成电路图。 而这次的内容还包括分电路图的整合，使这个彩灯循环显示器能够按照要求依次输出所需花型。为了实现这个花型交替循环转换的功能，在设计的时候巧妙地应用了JK触发器，以每十个脉冲一次翻转来实现花型的转换。。 关键词：彩灯循环计数器译码器触发器
广东工业大学—基于Libero的数字逻辑设计仿真及验证实验实验报告讲解
计算机学院专业班__组、学号 姓名协作者______________ 教师评定_________________ 实验题目基于Libero的数字逻辑设计仿真及验证实验 1、熟悉EDA工具的使用；仿真基本门电路。 2、仿真组合逻辑电路。 3、仿真时序逻辑电路。 4、基本门电路、组合电路和时序电路的程序烧录及验证。 5、数字逻辑综合设计仿真及验证。
实验报告 1、基本门电路 一、实验目的 1、了解基于Verilog的基本门电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。 3、学习针对实际门电路芯片74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。 二、实验环境 Libero仿真软件。 三、实验内容 1、掌握Libero软件的使用方法。 2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86相应的设计、综合及仿真。 4、提交针对基本门电路的综合结果，以及相应的仿真结果。 四、实验结果和数据处理 1、门电路 ．．．模块及测试平台代码清单 注：文件命名要求。 工程（project）名要求：学号末4位+下划线+BasGate，例如陈静（3212005896）的工程名为“5896_BasGate”。 设计代码文件名1：要求同上，即“5896_BasGate.v”。 测试平台文件名：自己定义。 （1）// 模块一：2输入与门、或门、与非、或非、异或门各一，输入信号（1位A，1位B），输出信号（Y1,Y2,Y3,Y4,Y5） module gates_1(A,B,Y1,Y2,Y3,Y4,Y5); input A,B; output Y1,Y2,Y3,Y4,Y5; assign Y1=A&B;
基于Libero的数字逻辑设计仿真及验证实验实验报告(实验4到8)2012版
___计算机__学院______________专业_____班________组、学号______ 姓名______________协作者______________ 教师评定_________________ 实验题目_________基于Libero的数字逻辑设计仿真及验证实验_________ 1、熟悉EDA工具的使用；仿真基本门电路。 2、仿真组合逻辑电路。 3、仿真时序逻辑电路。 4、基本门电路、组合电路和时序电路的程序烧录及验证。 5、数字逻辑综合设计仿真及验证。
实验报告 1、基本门电路 一、实验目的 1、了解基于Verilog的基本门电路的设计及其验证。 2、熟悉利用EDA工具进行设计及仿真的流程。 3、学习针对实际门电路芯片74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86进行VerilogHDL设计的方法。 二、实验环境 Libero仿真软件。 三、实验内容 1、掌握Libero软件的使用方法。 2、进行针对74系列基本门电路的设计，并完成相应的仿真实验。 3、参考教材中相应章节的设计代码、测试平台代码（可自行编程），完成74HC00、74HC02、74HC0 4、74HC08、74HC32、74HC86相应的设计、综合及仿真。 4、提交针对74HC00、74HC02、74HC04、74HC08、74HC32、74HC86（任选一个 ．．．．）的综合结果，以及相应的仿真结果。 四、实验结果和数据处理 1、所有 ．．模块及测试平台代码清单 //74HC00代码-与非 //74HC00测试平台代码 //74HC02代码-或非 //74HC02测试平台代码
广工eda课程设计-简易微波炉控制器
课程设计 课程名称硬件描述语言与EDA技术课程设计题目名称简易微波炉控制器 学生学院材料与能源学院 专业班级 学号 学生姓名 指导教师陈先朝 2017年6 月11日
目录 设计内容及功能要求 (3) 设计思路 (3) （1）：要求能控制烹调的开关 (3) （2）：要求要显示烹调状态的进行与结束 (3) （3）：要求设置固定的烹调时间，并显示烹调所剩时间 (3) Verilog源程序 (4) 程序分析 (5) （1）：端口定义 (5) （2）：加数器和减数数器的设计 (5) （3）：数码管的显示 (6) 编译及配置 (7) 硬件验证及现象观察 (8) 遇到的问题及解决方法................................................................................. 错误！未定义书签。 （1）：..................................................................................................... 错误！未定义书签。 （2）：..................................................................................................... 错误！未定义书签。 （3）：..................................................................................................... 错误！未定义书签。总结设计与体会............................................................................................. 错误！未定义书签。参考文献.. (10)
广东工业大学土木工程 概预算练习自测题一
自测题（一） 二、单项选择题 （一）工程量计算 1.下列关于工程量计算的依据不包括（）。 A.施工图纸及设计说明书，相关图集，设计变更，图纸答疑、会审记录等 B.经审定的施工组织设计或施工方案 C.工程施工合同，招标文件的商务条款 D.施工定额 2.关于工程量计算顺序，不属于单个分项工程计算顺序的是（）。 A.按照顺时针方向计算法 B.按定额顺序计算法 C.按“先横厚竖、先上后下、先左后右”计算法 D.按图纸分项编号顺序计算法 3.计算单位工程工程量应( )。 A．按顺时针方向计算 B．按逆时针方向计算 C．按施工顺序计算 D．按图纸分项编号顺序计算 （二）建筑面积计算 1.某6层住宅楼工程：外墙轴线尺寸为48M×14.8M墙厚为240MM，首层有一悬挑雨棚宽1.0M， 其顶盖水平投影面积为3.60M2,2—6层，每层均有挑阳台6个，每个挑阳台的水平投影面积4.20M2,其阳面3个不封闭、阴面3个均封闭，则该住宅楼的建筑面积为（）。 A.4356.90M2 B.4416.18 M2 C.4451.28 M2 D.4482.78 M2 2.无维护结构的凹阳台、挑阳台按其（）计算建筑面积。 A.墙外水平投影面积 B.水平投影面积1／2 C.维护结构外围水平面积的一半 D.水平面积的一半 3.有永久性顶盖无围护结构的车棚、货棚、站台、加油站、收费站等，应按其（） 计算建筑面积。 A.柱外围水平面积 B.柱外围水平面积的一半 C.顶盖水平投影面积 D.顶盖水平投影面积的1／2 4. 地下室、半地下室(车间、商店、车站、车库、仓库等)，包括相应的有永久性顶盖的出 人口，层高在2.20m及以上者应按其（）计算全面积。 A.按层高超过2.2M计算 B.外墙上口(不包括采光井、外墙防潮层及其保护墙)外边线所围水平面积计算 C.按其出入口计算 D.不计算 5.有围护结构的舞台灯光控制室，层高不足2.20m者应按其（）建筑面积。 A.不计算 B.按维护结构外围水平面积乘实际层数计算 C.围护结构外围水平面积乘实际层数1/2计算 D.按维护结构外围水平投影面积计算 6.没有维护结构的直径2.2M、高2M的屋顶圆形水箱，其建筑面积（）。 A.不计算 B.为3.8M2 C.为1.9M2 D.为8.4M2 7.电梯井、提物井、垃圾道、管道井的建筑面积应当（）。 A.按建筑物自然层计算 B. 按建筑物自然层面积的1/2计算 C. 按建筑物自然层面积的3/4计算 D. 不计算
广工eda实训8位抢答器实训报告讲解
课程设计 课程名称电子技术综合设计 题目名称 8位数字抢答器 学生学院 专业班级 学号 学生姓名 指导教师 2015年9月5日
目录 1 设计任务目的及要求 (2) 1.1设计任务 (2) 1.2设计要求 (2) 1.3工作原理及设计方案 (2) 2.1抢答电路 (3) 2.2时钟电路 (5) 2.2.1时钟分频器 (6) 2.2.2超时红灯亮 (6) 2.2.3绿灯闪烁 (7) 3 设计方案 (8) 3.1设计的系统框图 (8) 3.2电路工作过程 (8) 3.3设计思路。 (9) 4 实验结果与数据处理 (10) 4.1测试步骤 (10) 4.2实验结果 (10) 5 结论与问题讨论 (10) 5.1完成程度 (10) 5.2收获及心得体会 (10) 参考文献 (11) 附录PC机串口收发的数据 (12)
1 设计任务目的及要求 1.1设计任务 （1）利用各种器件设计一个多路智力竞赛抢答器。 （2）利用DE2教学开发板对所设计的电路进行验证。 （3）总结电路设计结果。 1.2设计要求 （1）抢答器同时供8名选手或8个代表队比赛，分别用8个按钮S0~S7表示。 （2）设置一个系统清除和抢答控制开关S，该开关由主持人控制。 （3）抢答器具有锁存与显示功能。即选手按动按钮，锁存相应的编号，并在优先抢答选手的编号一直保持到主持人将系统清除为止。 （4）抢答器具有定时抢答功能，且一次抢答的时间由主持人设定（如,30秒）。当主持人启动"开始"键后，定时器进行减计时，同时指示灯（绿色灯）开始短暂的闪烁，持续时间位0.5s左右。 （5）参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答的时间，并保持到主持人讲系统清除为止，此时指示灯应停止闪烁。 （6）如果定时时间已到，无人抢答，本次抢答无效，系统报警并禁止抢答，定时显示器上显示00，指示灯应亮起（建议采用红色灯）。 1.3工作原理及设计方案 抢答器是为竞赛参赛者答题时进行抢答而设计的一种优先判决器电路，竞赛者可以分为若干组，抢答时各组对主持人提出的问题要在最短的时间内做出判断，并按下抢答按键回答问题。当第一个人按下按键后，则在显示器上显示该组的号码，同时电路将其他各组按键封锁，使其不起作用。回答完问题后，由主持人将所有按键恢复，重新开始下一轮抢答。抢答器具有定时抢答功能，且一次抢答的时间可以由主持人设定（如,30秒）。当主持人启动"开始"键后，定时器进行减计时。参赛选手在设定的时间内进行抢答，抢答有效，定时器停止工作，显示器上显示选手的编号和抢答的时间，并保持到主持人将系统清除为止。如果定时时间已到，无人抢答，本次抢答无效，系统通过一个指示灯报警并禁止抢答，定时显示器上显示00。 因此要完成抢答器的逻辑功能，该电路至少应包括输入开关、数字显示、判别组控制以 及组号锁存等部分。
广东工业大学电工学考试试卷A及答案
广东工业大学考试试卷 (A) 一、单项选择题：在下列各题中，将唯一正确的答案代码填入括号内（本大题共 13 小题，每小题2分，总计 26分 ） 1、在 图 示 电 路 中，已 知：U S ＝1 V ，I S ＝1 A 。电 流 I 为 ( )。 (a) 1 A (b) -1 A (c) 0 A 2、图 示 电 路 中，已 知：I S1 = 3 A ，I S2 = 6 A 。当 理 想 电 流 源 I S1 单 独 作 用 时，流 过 电 阻 R 的 电 流 是 1 A ，那么，当 理 想 电 流 源 I S1 和 I S2 共 同 作 用 时，流 过 电 阻 R 的 电 流 I 值 为 ( )。 (a) -1 A (b) 1 A (c) -2 A I R 3、在 图 示 的 电 路 中 ，已 知 ：I S = 2 A ，U S = 4 V 。当 开 关 S 闭 合 后 ，流 过 开 关 S 的 电 流 I 为 ( )。 (a) 1.6 A (b) -1.6 A (c) 0 U S 4、用 幅 值 ( 最 大 值 ) 相 量 表 示 正 弦 电 压 u = 537sin(ωt －90? ) V 时，可 写 作m U & ( )。 (a) V 90537m ? -∠=U & (b) V 90537m ? ∠=U & (c) V )90(537m ? -∠=t U ω& 5、 图 示 正 弦 交 流 电 路 中，A 01? ∠=I &，R ＝3 Ω，ωL = 4 Ω，则L I & 为 ( )。 (a) 0.8∠36.9? A (b) 0.6∠36.9? A (c) 0.6∠－53.1? A ωL j I ..L 6、 已 知 某 电 路 的 电 压 相 量 V 45141? ∠=U &，电 流 相 量A 455? ∠=I &，则 电 路 的 有 功 功 率 P 为 ( )。
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