基于FPGA的三相锁相环实现_舒泽亮
电力电子技术ＰｏｗｅｒＥｌｅｃｔｒｏｎｉｃｓ
第３９卷第６期２００５年１２月
Ｖｏｌ．３９，Ｎｏ．６Ｄｅｃｅｍｂｅｒ，２００５
１引言
电力系统广泛应用的柔性交流输电系统（Ｆｌｅｘ－
ｉｂｌｅＡＣＴｒａｎｓｍｉｓｓｉｏｎＳｙｓｔｅｍｓ，
简称ＦＡＣＴＳ），如静止无功发生器（ＳＶＧ）、有源电力滤波器（ＡＰＦ）
、不间断电源（ＵＰＳ）
等，要求准确实时的系统电压相位信息，因此相位跟踪系统是上述系统重要的组成部分［１］。常用的相位跟踪系统采用过零比较锁相环（ＰＬＬ），它通过检测过零点来计算相位。由于过零点在每半个周期只出现一次，两点间不能获得相位信息，且过零点对谐波、不对称等干扰非常敏感，所以获得的检测结果，其
动静态特性差，误差大［２］。三相ＰＬＬ利用ｄ，ｑ坐标变换
检测相位和频率信息，动态特性较理想，能够满足实时性要求，对不对称、谐波也有较好的抗干扰能力。文
献［３］分析了电压存在不对称、
谐波、偏移等干扰时，对三相ＰＬＬ检测相位误差的影响。通过分离正序分量和负序分量，反馈正序电压分量表明，三相ＰＬＬ能够
获得更好的性能［４］，
但其算法比较复杂，一般采用ＤＳＰ技术以软件方式实现［５］。采用这种方法的优点比较灵活，但占用ＣＰＵ的时间多，性能受限。基于现场可编
程门阵列（ＦＰＧＡ）
硬件实现三相ＰＬＬ算法是一种全新的设计思想，它以纯硬件的方式并行处理，不占用
ＣＰＵ资源，
只要合理的设计就能使系统达到很高的性能。用户可根据需要对ＦＰＧＡ进行重新编程，在最短时间内，以较低的成本设计出自己的专用集成电路。
本文对三相ＰＬＬ的系统原理和基于ＦＰＧＡ实现的控制算法问题进行了研究。按照模块化的设计思想，采用ＶｅｒｉｌｏｇＨＤＬ语言设计出ｄ，ｑ坐标变换、ＰＩ调
节器、压控振荡器（ＶＣＯ）模块、ＡＤＣ驱动、ＳＰＷＭ输
出、键盘接口等模块。控制器在Ａｌｔｅｒａ公司ＣｙｃｌｏｎｅＥＰ１Ｃ６Ｑ２４０Ｃ８芯片的试验板上得到了验证。如果
ＦＰＧＡ中集成了应用系统的其它控制算法，
就能实现真正的片上系统，这种方式将成为下一代高性能ＦＡＣＴＳ装置控制器设计的一个新趋势。
２三相ＰＬＬ基本工作原理
图１示出三相ＰＬＬ在离散时间域的结构。将电压采样信号ｕａ，ｕｂ，ｕｃ归一化为：
ｕａ，ｂ，ｃ＝ｕａｕｂｕｃ!""#$%%&＝ｓｉｎθ
′ｓｉｎθ′－２３’(πｓｉｎθ′
＋２３’)
π!""""#
$%%%%&（１）基于ＦＰＧＡ的三相锁相环实现
舒泽亮，郭育华，汤坚
（西南交通大学，四川成都６１００３１）
摘要：提出一种基于可编程逻辑阵列（ＦＰＧＡ）实现三相锁相环（ＰＬＬ）控制器的全数字化方案。在单片ＦＰＧＡ中，采用硬件描述语言ＶｅｒｉｌｏｇＨＤＬ实现了包括ｄ，ｑ坐标变换、ＰＩ调节器、压控振荡器（ＶＣＯ）模块及其它实验用模块的三相锁相环控制算法。基于Ｓｉｍｕｌｉｎｋ的仿真结果显示，
在三相电压频率突变时，三相锁相环对输入信号频率和相位锁定时间小于两个基波周期的，稳态误差小。基于ＦＰＧＡ硬件逻辑实现的三相锁相环控制器实验结果表明，在三相电压畸变的输入下，动态和静态特性良好，对非线性负载和测量引起的谐波、直流偏移等干扰也不敏感，这种控制器能够满足柔性速度系统（ＦＡＣＴＳ）
装置对电压和相位信息实时性和准确性的要求。关键词：变换器；控制器；锁相环控制／现场可编程门阵列中图分类号：ＴＭ７６
文献标识码：Ａ
文章编号：１０００－１００Ｘ（２００５）０６－０１２６－０３
ＩｍｐｌｅｍｅｎｔａｔｉｏｎｏｆＦＰＧＡｂａｓｅｄＴｈｒｅｅＰｈａｓｅＰｈａｓｅ－ＬｏｃｋｅｄＬｏｏｐＳｙｓｔｅｍ
ＳＨＵＺｅ－ｌｉａｎｇ，ＧＵＯＹｕ－ｈｕａ，ＴＡＮＧＪｉａｎ
（ＳｏｕｔｈｗｅｓｔＪｉａｏｔｏｎｇＵｎｉｖｅｒｓｉｔｙ，Ｃｈｅｎｇｄｕ６１００３１，Ｃｈｉｎａ）
Ａｂｓｔｒａｃｔ：Ａｆｕｌｌｙｄｉｇｉｔｉｚｅｄｈａｒｄｗａｒｅｄｅｓｉｇｎｓｃｈｅｍｅｏｆｔｈｒｅｅｐｈａｓｅｐｈａｓｅ－ｌｏｃｋｅｄｌｏｏｐｃｏｎｔｒｏｌｌｅｒｂａｓｅｏｎａｆｉｅｌｄｐｒｏ－ｇｒａｍｍａｂｌｅｇａｔｅａｒｒａｙｓ（ＦＰＧＡ）ｉｓｐｒｅｓｅｎｔｅｄ．Ｔｈｉｓｓｃｈｅｍｅｉｎｔｅｇｒａｔｅｄｄ，ｑｔｒａｎｓｆｏｒｍａｔｉｏｎ，ＰＩｃｏｎｔｒｏｌｌｅｒ，ＶＣＯｍｏｄｕｌｅａｎｄｏｔｈｅｒｔｅｓｔｍｏｄｕｌｅｓｗｈｉｃｈｗｅｒｅａｌｌｗｒｉｔｔｅｎｉｎＶｅｒｉｌｏｇＨＤＬ．ＳｉｍｕｌａｔｉｏｎｒｅｓｕｌｔｓｂａｓｅｄｏｎＳｉｍｕｌｉｎｋｉｎｄｉｃａｔｅｔｈｅｔｈｒｅｅ－ｐｈａｓｅＰＬＬｃｏｎｔｒｏｌｌｅｒｃａｎｌｏｃｋｔｈｅｐｈａｓｅａｎｄｆｒｅｑｕｅｎｃｙｗｉｔｈｉｎｔｗｏｂａｓｉｃｐｅｒｉｏｄｓ．ＥｘｐｅｒｉｍｅｎｔａｌｒｅｓｕｌｔｓｖｅｒｉｆｙｔｈｉｓｃｏｎｔｒｏｌｌｅｒｂａｓｅｏｎＦＰＧＡｃａｎｐｒｏｖｉｄｅｓｓａｔｉｓｆｉｅｄｄｙｎａｍｉｃａｎｄｓｔａｔｉｃｐｅｒｆｏｒｍａｎｃｅｓｕｎｄｅｒａｂｅｒｒａｎｔｔｈｒｅｅｐｈａｓｅｖｏｌｔａｇｅｉｎｐｕｔｓａｎｄｈａｓｍｉｎｓｅｎｓｉ－ｔｉｖｅｗｉｔｈｈａｒｍｏｎｉｃｓａｎｄｕｎｂａｌａｎｃｅｄｖｏｌｔａｇｅｃａｕｓｅｄｂｙｔｈｅｎｏｎｌｉｎｅａｒｌｏａｄｃｏｎｄｉｔｉｏｎｓａｎｄｍｅａｓｕｒｅｍｅｎｔｅｒｒｏｒｓ．ＴｈｅｃｏｎｔｒｏｌｌｅｒｃａｎｓａｔｉｓｆｙｔｈｅＦｌｅｘｉｂｌｅＡＣＴｒａｎｓｍｉｓｓｉｏｎＳｙｓｔｅｍ（ＦＡＣＴＳ）ｅｑｕｉｐｍｅｎｔｓｗｉｔｈｒｅａｌｔｉｍｅａｎｄａｃｃｕｒａｃｙｒｅｑｕｉｒｅ－ｍｅｎｔｓ．
Ｋｅｙｗｏｒｄｓ：
ｃｏｎｖｅｒｔｅｒ；ｃｏｎｔｒｏｌｌｅｒ；ｐｈａｓｅ－ｌｏｃｋｅｄｌｏｏｐｃｏｎｔｒｏｌ／ＦＰＧＡ定稿日期：２００５－０２－１９
作者简介：舒泽亮（１９７９－）
，男，四川德阳人，博士研究生，研究方向为电力系统补偿装置及其控制技术。
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式中θ′
———输入相角（理想值）通过静止坐标变换，三相电压矢量投影到固定坐标系为：ｕα，β＝Ｔα，βｕａ，ｂ，ｃ
（２）式中
ｕα，β＝ｕαｕβ
!"ＴＴα，β
———静止坐标变换矩阵Ｔα，β
＝２３０－１２－１
２
０３#２
－３
#２$%%&’
(()
通过同步坐标变换，ｕα和ｕβ投影到同步旋转坐标系上为：ｕｄ，ｑ＝Ｔｓｕα，β
（３）式中ｕｄ，ｑ＝ｕｄｕｑ
!"Ｔθ———输出相角Ｔｓ———同步坐标变换矩阵，Ｔｓ＝ｃｏｓθ－ｓｉｎθｓｉｎθｃｏｓ!"
θ
求出ｄ轴分量为：ｕｄ＝ｓｉｎ（θ′－θ）（４）三相ＰＬＬ通过控制ｄ轴分量为零，从而实现相位频率锁定。相位锁定后，θ与θ′之差趋于零，可将式（４）线性化为：ｕ
ｄ≌θ′－θ（５）
静止坐标变换和同步坐标变换完成了普通ＰＬＬ
结构中鉴相器的功能，输出是输入电压的θ′（相位给定）与θ（相位跟踪输出）之差，即完成反馈系统的误差计算，所以图１中ｕｄ与输入电压Ｕｄｃ比较时，ｕｄ无需反号。相位差信号Δ经过ＰＩ调节器锁定到输入信号的角频率ω，对ω积分得到θ。
３三相ＰＬＬ的ＦＰＧＡ实现结构
３．１
ｄ，ｑ坐标变换模块设计
由图１可知，三相锁相环计算中只利用ｄ轴分量，那么根据式（２）和式（３）计算ｄ，ｑ坐标变换，则需要进行６次乘法、６次加法和３次三角函数计算。若直接利用ｄ，ｑ坐标变换，
则：ｕｄ，ｑ＝Ｔｄ，ｑｕａ，ｂ，ｃ
（６）
式中ｕｄ，ｑ＝ｕｄｕｑ
!"
ＴＴｄ，ｑ——
—ｄ，ｑ变换矩阵Ｔｄ，ｑ＝２３ｃｏｓθｃｏｓθ－２３+,πｃｏｓθ＋２３+,
πｓｉｎθｓｉｎθ－２３+,πｓｉｎθ＋２３+,
π
$%%&’(()
通过式（６）实现ｄ轴分量计算尚需４次乘法、２
次加法、３次三角函数计算。ＦＰＧＡ实现三角函数计算通常采用查表法，速度和计算精度都较易满足要求，但建立查找表会消耗大量片内ＲＡＭ资源。为减少三角函数的计算次数，提出采用另一种计算方法，即根据式（２）和式（３）
得：ｕｄ＝ｕａｃｏｓθ＋ｕｂ－１２ｃｏｓθ＋３#２
ｓｉｎ!"
θ＋
ｕｃ－１２ｃｏｓθ－３#２
ｓｉｎ!"
θ
（７）式（７）
中１２
ｃｏｓθ的计算通过１位左移实现，那么实现式（７）的计算，需要４次乘法、４次加法、２次三角函数计算。利用三角函数的对称性，只需存储１／４周
期的函数值，并且存储字长可降低一位，但需进行地
址转换和取反运算；若正弦余弦分别建立查找表，则查表地址相同；若分时复用一个查找表，则可进一步减小片内ＲＡＭ资源的消耗。图２示出三相ＰＬＬ控制的计算硬件结构。其中ｄ，ｑ坐标模块的硬件结构见图２中ｄ，ｑ坐标变换模块和正余弦查表模块。
３．２
ＰＩ滤波与ＶＣＯ模块设计
ｄ，ｑ坐标非线性模块检测输入电压信号的θ
′与系统的θ之差，实现系统输出的单位负反馈。根据式（４）和式（５），可使系统线性化为二阶闭环系统，ＰＩ环节积分器和ＶＣＯ积分器选择后向欧拉法，根据图１建立系统闭环传递函数为：
Ｇ＝ｚ［（ＫｐＴ＋ＫｉＴ２
）ｚ－ＫｐＴ］（１＋ＫｐＴ＋ＫｉＴ２）ｚ２
－（ＫｐＴ＋２）ｚ＋１
（８）
式中Ｔ———系统采样频率
根据双线性变换法，ω的平面特征方程为：
（１＋ＫｐＴ＋ＫｉＴ２）ω２
－（ＫｐＴ＋２）ω＋１＝０（９）
如果Ｋｐ，Ｋｉ，Ｔ取正值，很易证明式（９）的特征根在ω平面的左半平面，系统是稳定的。但Ｋｐ，Ｋｉ，Ｔ决定了三相ＰＬＬ系统的动态特性。
电压存在不对称、谐波、直流偏移等干扰时，三相ＰＬＬ检测的相位误差存在２次、６次等谐波扰动。
图１三相ＰＬＬ结构图
图２三相ＰＬＬ控制的计算硬件结构
基于ＦＰＧＡ的三相锁相环实现
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电力电子技术ＰｏｗｅｒＥｌｅｃｔｒｏｎｉｃｓ
第３９卷第６期２００５年１２月
Ｖｏｌ．３９，Ｎｏ．６Ｄｅｃｅｍｂｅｒ，２００５
ＰＩ调节器参数决定二阶系统的滤波特性，
合适的参数可抑制这些扰动，显著减小检测的相位误差［３］。根据图１实现ＰＩ滤波与ＶＣＯ模块的硬件结构见图２中的ＰＩ滤波和ＶＣＯ模块。
４系统仿真分析
根据图１中的控制结构，在Ｓｉｍｕｌｉｎｋ环境下建立离散仿真模型。Ｕｄｃ的频率为５０Ｈｚ，包含幅值都为５％的３，５，７次谐波和方差为０．００１的随机干扰。仿真参数取Ｔ＝
１１３８×
１０３（ｓ），Ｋｐ＝０．５，Ｋｉ＝１２８。
图３ａ示出三相ＰＬＬ仿真开始０．０５ｓ内的三相
电压ｕａ，ｕｂ，ｕｃ仿真波形；图３ｂ示出Ａ相跟踪相角的正弦输出ｓｉｎθ与理想值ｓｉｎθ′的比较波形；图３ｃ是Ａ相的输出相角θ与理想值θ′
的比较波形。可见，经过不到２个基波周期即可完成锁相。仿真结果证明，在Ｕｄｃ包含较严重谐波时，三相ＰＬＬ能快速准确地跟踪Ｕ
ｄｃ的相位。
５三相ＰＬＬ的ＦＰＧＡ实现及实验结果
三相
ＰＬＬ控制电路及其它调试辅助电路，包含ＡＤＣ驱动、ＳＰＷＭ输出、键盘接口等模块，均采用ＶｅｒｉｌｏｇＨＤＬ硬件描述语言编程，在Ａｌｔｅｒａ公司Ｃｙ－ｃｌｏｎｅＥＰ１Ｃ６Ｑ２４０Ｃ８芯片上分析综合并布线实现。表１示出ＰＬＬ控制器电路的资源利用情况。其统计结果表明，在ＥＰ１Ｃ６Ｑ２４０Ｃ８上实现ＰＬＬ控制算法的资源占用率较低，完全能同时实现其它控制算法。
在测试三相ＰＬＬ性能的实验中，实验板电路的系统时钟为２７ＭＨｚ；ＡＤＣ采用具有１２位分辨率的ＡＤＳ７８６４；ＦＰＧＡ控制ＡＤＣ的转换速率约为１３８ｋＨｚ。图４ａ示出频率突变时三相ＰＬＬ的实验波形。ｕａ为测量三相电压中的Ａ相电压；ｕｏａ为ＰＬＬ的Ａ相输出，ｕＴ为频率突变时的阶跃信号。由图４ａ可见，当改变三相电压频率时，ＰＬＬ跟踪Ａ相电压输出波形。三相电压频率在ｕＴ的阶跃处从５０Ｈｚ突变到２６．２８０７Ｈｚ，控制器在１个周期内迅速完成相位和频率锁定，频率锁定为２６．２７７５Ｈｚ，静态误差很小。图４ｂ示出三相电压含有谐波分量时，ＰＬＬ跟踪ｕｏａ波形。可见，三相电压含较严重的谐波分量，三相电压频率在ｕＴ的阶跃处从５０Ｈｚ突变到２６．２６３６Ｈｚ，ＰＬＬ在两个周期内，迅速完成相位和频率锁定，频率锁定为２６．２４７４Ｈｚ，静态误差也较小。
６结论
分析了三相ＰＬＬ的工作原理，设计的基于ＦＰ－ＧＡ的三相ＰＬＬ控制器集成了ｄ，ｑ坐标变换、ＰＩ调节器、ＶＣＯ、ＡＤＣ驱动和其它电路模块。仅用较少的资源，就能实现三相ＰＬＬ功能。仿真和实验表明，基于ＦＰＧＡ硬件实现的三相ＰＬＬ可实时跟踪三相电压频率和相位，对谐波有良好的抑制作用，其动态和静态特性均良好。
参考文献
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ｔｅｍＵｎｄｅｒＤｉｓｔｏｒｔｅｄＵｔｉｌｉｔｙＣｏｎｄｉｔｉｏｎｓ［Ａ］．ＩＥＥＥＴｒａｎｓ．ｏｎＩｎｄｕｓｔｒｙＡｐｐｌｉｃａｔｉｏｎｓ′９７［Ｃ］．１９９７：７０３～７０８．
ＥＰ１Ｃ６Ｑ２４０Ｃ８片上资源使用资源资源使用率／％
ＬＥＳ５９８０６８３１２寄存器６５２３４１４７存储器／Ｂｉｔ９２１６０２２５２８２５
表１三相ＰＬＬ模块在ＥＰ１Ｃ６Ｑ２４０资源利用情况图３三相ＰＬＬ的仿真波形图
图４三相ＰＬＬ的实验波形
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全数字锁相环毕业设计终稿
安徽大学 本科毕业论文（设计、创作） 题目：全数字锁相环的研究与设计 学生姓名：郑义强学号：P3******* 院（系）：电子信息工程学院专业：微电子 入学时间：2011年9月 导师姓名：吴秀龙职称/学位：教授/博士 导师所在单位：安徽大学电子信息工程学院 完成时间：2015 年5月
全数字锁相环的研究与设计 摘要 锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。 关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间
Design and research of ALL Digital Phase-Locked Loop Abstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time
FPGACPLD数字电路设计经验
FPGA/CPLD数字电路设计经验分享 摘要：在数字电路的设计中，时序设计是一个系统性能的主要标志，在高层次设计方法中，对时序控制的抽象度也相应提高，因此在设计中较难把握，但在理解RTL电路时序模型的基础上，采用合理的设计方法在设计复杂数字系统是行之有效的，通过许多设计实例证明采用这种方式可以使电路的后仿真通过率大大提高，并且系统的工作频率可以达到一个较高水平。 关键词：FPGA数字电路时序时延路径建立时间保持时间 1 数字电路设计中的几个基本概念： 1.1 建立时间和保持时间： 建立时间（setup time）是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间，如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器；保持时间（hold time）是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间，如果保持时间不够，数据同样不能被打入触发器。数据稳定传输必须满足建立和保持时间的要求，当然在一些情况下，建立时间和保持时间的值可以为零。PLD/FPGA开发软件可以自动计算两个相关输入的建立和保持时间 注：在考虑建立保持时间时，应该考虑时钟树向后偏斜的情况，在考虑建立时间时应该考虑时钟树向前偏斜的情况。在进行后仿真时，最大延迟用来检查建立时间，最小延时用来检查保持时间。 建立时间的约束和时钟周期有关，当系统在高频时钟下无法工作时，降低时钟频率就可以使系统完成工作。保持时间是一个和时钟周期无关的参数，如果设计不合理，使得布局布线工具无法布出高质量的时钟树，那么无论如何调整时钟频率也无法达到要求，只有对所设计系统作较大改动才有可能正常工作，导致设计效率大大降低。因此合理的设计系统的时序是提高设计质量的关键。在可编程器件中，时钟树的偏斜几乎可以不考虑，因此保持时间通常都是满足的。
锁相环电路
手机射频部分的关键电路----锁相环电路 锁相坏电路是一种用来消除频率误差为目的反馈控制电路，目前市场销售的手机基本上都是采用这种电路来控制射频电路中的压控振荡器。使其输出准确稳定的振荡频率。如锁相坏(PLL)电路出现故障将导致本振的频率输出不准确，则导致手机无信号。 目前通信终端设备中对频率的稳定采用的是频率合成CSYN技术。频率合成的基本方法有三种：第一种直接频率合成；第二种锁相频率合成(PLL)；第三种直接数字频率合成(DDS)。由于锁相频率合成技术在电路设计方面(简单)，成本方面控制灵敏度方面，频谱纯净度方面等。都要胜于直接频率合成，与直接数字频率合成。所以被移动通信终端设备广范采用。它在手机电路中的作用是控制压控振荡器输出的频率，相位与基准信号的频率，相位保持同步。 锁相坏电路的构成与工作原理： 1、构成：它是由鉴相器(PD)低通滤波器(LPF) 压控振荡器(VCO)三部分组成。 鉴相器：它是一个相位比较器。基准频率信号和压控振荡器输出的取样频率在其内部 进行相位比较，输出误差电压。 低通滤波器：是将鉴相器输出的锁相电压进行滤波，滤除电流中的干扰和高频成分。得到一个纯净的直流控制电压。 压控振荡器：产生手机所要的某一高频频率。 （注：SYNEN、SYNCLK、SYNDATA来自CPU控制分频器，对本振信号进行N次分频）。 当VCO产生手机所须的某一高频频率。一路去混频管，另一路反馈给锁相环，中的分频器进行N次分频。在这里为什么要进行N次分频呢？首先要说明一下基准频率与VCO振荡取样频率在鉴相要满足3个条件。 ①频率相同。②幅度相同。③相位不同。为了满足鉴相条件，所以在电路中设置了分 频器。VCO振荡频率取样信号送入分频器完成N次分频后，得到一个与基准频率相位不同，但频率
全数字锁相环的设计
全数字锁相环的设计 锁相环()技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环()与传统的模拟电路实现的相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需及转换。随着通讯技术、集成电路技术的飞速发展和系统芯片()的深入研究，必然会在其中得到更为广泛的应用。 这里介绍一种采用硬件描述语言设计的方案。 结构及工作原理 一阶的基本结构如图所示。主要由鉴相器、变模可逆计数器、脉冲加减电路和除计数器四部分构成。变模计数器和脉冲加减电路的时钟分别为和。这里是环路中心频率，一般情况下和都是的整数幂。本设计中两个时钟使用相同的系统时钟信号。 图数字锁相环基本结构图 鉴相器 常用的鉴相器有两种类型：异或门()鉴相器和边沿控制鉴相器()，本设计中采用异或门()鉴相器。异或门鉴相器比较输入信号相位和输出信号相位之间的相位差ФФФ，并输出误差信号作为变模可逆计数器的计数方向信号。环路锁定时，为一占空比的方波，此时的绝对相为差为°。因此异或门鉴相器相位差极限为±°。异或门鉴相器工作波形如图所示。
图异或门鉴相器在环路锁定及极限相位差下的波形 变模可逆计数器 变模可逆计数器消除了鉴相器输出的相位差信号中的高频成分，保证环路的性能稳定。变模可逆计数器根据相差信号来进行加减运算。当为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号给脉冲加减电路；当为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号给脉冲加减电路。 脉冲加减电路 脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图所示。 图脉冲加减电路工作波形 除计数器
基于FPGA的数字时钟的设计1
基于FPGA的数字时钟的设计课题: 基于FPGA的数字时钟的设计 学院: 电气信息工程学院 专业: 测量控制与仪器 班级 : 08测控(2)班 姓名 : 潘志东 学号 : 08314239 合作者姓名: 颜志林 2010 年12 月12 日
综述 近年来随着数字技术的迅速发展,各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。这就迫切要求理工科大学生熟悉与掌握常用中、大规模集成电路功能及其在实际中的应用方法,除通过实验教学培养数字电路的基本实验方法、分析问题与故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外,还必须培养大学生工程设计与组织实验能力。 本次课程设计的目的在于培养学生对基本电路的应用与掌握,使学生在实验原理的指导下,初步具备基本电路的分析与设计能力,并掌握其应用方法;自行拟定实验步骤,检查与排除故障、分析与处理实验结果及撰写实验报告的能力。综合实验的设计目的就是培养学生初步掌握小型数字系统的设计能力,包括选择设计方案,进行电路设计、安装、调试等环节,运用所学知识进行工程设计、提高实验技能的实践。数字电子钟就是一种计时装置,它具有时、分、秒计时功能与显示时间功能;具有整点报时功能。 本次设计我查阅了大量的文献资料,学到了很多关于数字电路方面的知识,并且更加巩固与掌握了课堂上所学的课本知识,使自己对数字电子技术有了更进一步的认识与了解。
1、课题要求 1、1课程设计的性质与任务 本课程就是电子与信息类专业的专业的专业基础必修课——“数字电路”的配套实验课程。目的在于培养学生的理论联系实际,分析与解决问题的能力。通过本课程设计,使学生在理论设计、计算机仿真、指标调测、故障排除等方面得到进一步的训练,加强学生的实践能力。学生通过设计、仿真、调试、撰写设计报告等过程,培养学生的动手能力与严谨的工作作风。 1、2课程设计的基本技术要求 1)根据课题要求,复习巩固数字电路有关专业基础知识; 2)掌握数字电路的设计方法,特别就是熟悉模块化的设计思想; 3) 掌握QUARTUS-2软件的使用方法; 4) 熟练掌握EDA工具的使用,特别就是原理图输入,波形仿真,能对仿真波形进行分析; 5) 具备EDA技术基础,能够熟练使用VHDL语言进行编程,掌握层次化设计方法; 6) 掌握多功能数字钟的工作原理,学会不同进制计数器及时钟控制电路的设计方法; 7) 能根据设计要求对设计电路进行仿真与测试; 8) 掌握将所设计软件下载到FPGA芯片的下载步骤等等。 9) 将硬件与软件连接起来,调试电路的功能。 1、3课程设计的功能要求 基本功能:能进行正常的时、分、秒计时功能,分别由6个数码管显示24小时,60分钟,60秒钟的计数器显示。 附加功能:1)能利用硬件部分按键实现“校时”“校分”“清零”功能; 2)能利用蜂鸣器做整点报时:当计时到达59’59’’时开始报时, 鸣叫时间1秒钟; 3)定时闹铃:本设计中设置的就是在七点时进行闹钟功能,鸣叫 过程中,能够进行中断闹铃工作。 本人工作:负责软件的编程与波形的仿真分析。 2、方案设计与分析
完整版锁相环工作原理.doc
基本组成和锁相环电路 1、频率合成器电路 频率合成器组成： 频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射 信号源，发射信号源主要由锁相环和VCO 电路直接产生。如图3-4 所示。 在现在的移动通信终端中，用于射频前端上下变频的本振源（LO ），在射频电路中起着非常 重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop ）来实现。 2.锁相环： 它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理： 锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD 或 PC):是完成相位比较的单元, 用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF): 是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的 作用 .通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO ）：振
荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL 中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制 VCO ，使它的频率改变； 5、这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。 锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R 分频器、N 分频器、压控振荡器（VCO ）、低通滤波器（LFP）构成，并留有数据控制接口。 锁相环电路的工作原理是：在控制接口对R 分频器和N 分频器完成参数配置后。晶振产生 的参考频率（ Fref）经 R 分频后输入到鉴相器，同时VCO 的输出频率（ Fout）也经 N 分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式 输出，并通过 LFP 滤波，加到 VCO 的调制端，从而控制 VCO 的输出频率，使鉴相器两输入端的 输入频率相等。 锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N 和 R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片 锁相环的基准频率为13MHz ，通过内部固定数字频率分频器生成5KHz 或 6.25KHz 的参考频率。 VCO 振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产 生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图 3-5 所示。 N=F VCO /F R N：分频次数 F VCO： VCO 振荡频率
全数字锁相环的设计
全数字锁相环的设计 锁相环(PLL)技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，DPLL必然会在其中得到更为广泛的应用。 这里介绍一种采用VERILOG硬件描述语言设计DPLL的方案。 DPLL结构及工作原理 一阶DPLL的基本结构如图1所示。主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成。K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。这里fc是环路中心频率，一般情况下M和N都是2的整数幂。本设计中两个时钟使用相同的系统时钟信号。 图1 数字锁相环基本结构图 鉴相器 常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)，本设计中采用异或门(XOR)鉴相器。异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差Фe=Фin-Фout，并输出误差信号Se作为K变模可逆计数器的计数方向信号。环路锁定时，Se为一占空比50%的方波，此时的绝对相为差为90°。因此异或门鉴相器相位差极限为±90°。异或门鉴相器工作波形如图2所示。
图2 异或门鉴相器在环路锁定及极限相位差下的波形 K变模可逆计数器 K变模可逆计数器消除了鉴相器输出的相位差信号Se中的高频成分，保证环路的性能稳定。K变模可逆计数器根据相差信号Se来进行加减运算。当Se 为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号CARRY给脉冲加减电路；当Se为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号BORROW给脉冲加减电路。 脉冲加减电路 脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图3所示。 图3 脉冲加减电路工作波形 除N计数器
飞思卡尔锁相环
备战飞思卡尔智能车大赛.开始模块总结. 锁相环设置. 公式: PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1), fbus=PLLCLK/2 void INIT_PLL(void) { CLKSEL &= 0x7f; //选用外部时钟.准备设置锁相环 PLLCTL &= 0x8F; //禁止锁相环 SYNR = 0xc9; //设置SYNR REFDV = 0x81; //设置REFDV PLLCTL |=0x70; //锁相环使能 asm NOP; asm NOP; //两个机器周期缓冲时间 while(!(CRGFLG&0x08)); //等待锁相环锁定 CLKSEL |= 0x80; //设置锁相环为时钟源 } 飞思卡尔XS128的PLL锁相环详细设置说明——关于如何提高总线工作频率PLL锁相环就相当于超频单片机超频的原因和PC机是个一道理。分频的主要原因是外设需要的工作频率往往远低于CPU/MEMORY这也和PC机南北桥的原理类似。总线频率设置过程 1、禁止总中断 2、寄存器CLKSEL(时钟选择寄存器)的第七位置0即CLKSEL_PLLSEL=0。选择时钟源为外部晶振OSCCLK(外接晶振频率)在PLL(锁相环)程序执行前内部总线频率为OSCCLK/2 3. PLLCTL_PLLON=1 打开PLL 4.设置SYNR时钟合成寄存器、REFDV时钟分频寄存器、POSTDIV三个寄存器的参数 5、_asm(nop) _asm(nop);加入两条空指令使锁相环稳定 6、while(!(CRGFLG_LOCK==1));//时钟校正同步 7、CLKSEL_PLLSEL=1; 下面详细说一下频率的计算一、时钟合成寄存器SYNR寄存器结构VCOFRQ[1:0]控制压控振动器VCO的增益默认值为00VCO的频率与VCOFRQ[1:0]对应表
基于FPGA的数字锁相环的设计
目录 第一章绪论..................................... 错误！未定义书签。 1.1锁相环技术的发展及研究现状................................................ 错误！未定义书签。 1.2课题研究意义 ........................................................................... 错误！未定义书签。 1.3本课题的设计内容.................................................................... 错误！未定义书签。第二章 FPGA的设计基础............................ 错误！未定义书签。 2.1硬件设计语言－Verilog HDL.................................................. 错误！未定义书签。 2.2 FPGA的设计流程 ...................................................................... 错误！未定义书签。第三章锁相环的原理. (2) 3.1全数字锁相环基本结构 (3) 3.2全数字锁相环的工作原理 (4) 第四章数字锁相环的设计 (5) 4.1基于FPGA的数字锁相环总体设计方案 (5) 4.2数字鉴相器的设计 (6) 4.3 K变模可逆计数器的设计 (7) 4.4脉冲加减器的设计 (10) 4.5 N分频器的设计 (12) 第五章实验仿真与调试 (14) 5.1数字锁相环的仿真 (14) 5.2数字锁相环的系统实验 (15) 结束语 (19) 参考文献 (20) 附录 (21)
基于dq变换的三相软件锁相环设计_图文(精)
第３１卷第４期 电力自动化设备 ＥｌｅｃｔｒｉｃＰｏｗｅｒＡｕｔｏｍａｔｉｏｎＥｑｕｉｐｍｅｎｔ ＶｏＬ３１Ｎｏ．４Ａｐｒ．２０１１ ＠２０１１年４，Ｅｌ 基于由变换的三相软件锁相环设计 吉正华１，韦芬卿２，杨海英１ （１．国电南瑞科技股份有限公司，江苏南京２１００６１； ２．国网电力科学研究院，江苏南京２１０００３） 摘要：针对传统锁相环在电压畸变条件下不能获得准确相位的问题，根据软件锁相环（ＳＰＬＬ）原理．提出了一种基于如坐标变换原理获得ＳＰＬＬ线性化模型，并通过ＰＩ控制实现的新型三相ＳＰＬＬ。在三相电压不平衡时。利用Ｔ／４（Ｔ为三相电压周期）延时计算法实现正、负序分量分离，有效地抑制负序分量对相位的影响。通过仿真实验系统，对提出的控制策略在各种电压畸变及三相电压不平衡条件下进行验证。结果表明，该ＳＰＬＬ的动态响应速度快、稳态性能好。并对电压畸变有很强的抑制作用。关键词：软件锁相环：幽坐标变换；畸变电压；正、负序分量中图分类号：ＴＰ２１４ 文献标识码：Ａ 文章编号：１００６—６０４７（２０１１）０４—０１０４—０３ ０ 引言
２Ⅳ相加后得到实际角频率。最后经过一积分环 节，输出即是电网电压的相位０。整个ＳＰＬＬ过程构成一个反馈，通过ＰＩ达到锁相目的。ＳＰＬＬ原理图如图ｌ所示。 本文基于如坐标变换原理，通过ＰＩ控制，实现三相软件锁相环（ＳＰＬＬ）。但当三相电压不平衡时。负序分量滤波效果不好［１－３＿．因此利用Ｔ／４（ｒ为三相电压周期）延时计算法实现正、负序分量分离。有效抑制负序分量对相位的影响。最后，模拟市电电压畸变和三相电压不平衡的情况下进行仿真实验，实验结果验证该锁相环性能良好。 １ ０ ＳＰＬＬ原理 图１ＳＰＬＬ原理图 Ｆｉｇ．１ ＰｒｉｎｃｉｐｌｅｏｆＳＰＬＬ ＳＰＬＬ基本原理［４．５］是将三相输入电压ＵａＵｂ、Ⅱ。 转换到静止的俚ＪＢ坐标系，然后从静止的ａｐ坐标系转换到与三相电压同步旋转的由坐标系，得到交流电压的直流分量／Ｌｄ、“。。三相静止坐标系到两相静止坐标系下的数学矩阵为 ２ ＳＰＬＬ的控制框图及性能分析 图２为系统控制框图．将锁相误差信号输入ＰＩ
FPGA的数字电路设计综述
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作者：PanHongliang 仅供个人学习 1 数字电子基础4 1.1 导读4 1.2 数字电路概述4 1.2.1 数字信号与数字电路4 1.2逻辑函数及其表示方法5 1.2.1逻辑代数5
1.2.2逻辑函数的表示方法及相互转换5 1.3逻辑函数的公式化简法6 1.3.1逻辑函数的不同表达方式6 1.3.2逻辑函数的公式化简法6 1.4逻辑函数的卡诺图化简法7 1.4.1逻辑函数的最小项及其表达式7 1.4.2逻辑函数的卡诺图表示法7 1.4.3用卡诺图化简逻辑函数8 2逻辑门电路8 2.1 导读8 2.1逻辑门电路9 2.1.1三种基本门电路9 2.1.2 DTL与非门10 2.2 TTL逻辑门电路10 2.2.1 TTL与非门的电路结构10 2.2.2 TTL与非门的工作原理10 2.3 其他类型的TTL门电路11 2.3.1集电极开路与非门（OC门）11 2.3.2三态门（TSL门）11 2.4多余输入端的处理12 3组合逻辑13 3.1 导读13 3.2组合逻辑电路基础13 3.2.1组合逻辑电路的基本概念13 3.2.2组合逻辑电路的分析方法14 3.2.3组合逻辑电路的设计方法14 3.3常用组合逻辑建模14 3.3.1编码器14 3.3.2 译码器和数据分配器16 3.3.3数据选择器18 3.3.4数值比较器19 3.3.5加法器（减法器）20 3.3.6乘法器22 3.3.7除法器24 4触发器24 4.1导读24 4.2触发器的电路结构及工作原理24 4.2.1基本RS触发器(异步)24 4.2.2同步RS触发器25 4.2.3主从触发器和边沿触发器26 4.3触发器的功能分类及相互转换27 4.3.1触发器的功能分类27 4.3.2不同类型时钟触发器的相互转换28 5时序逻辑电路29
基于Matlab的数字锁相环的仿真设计
基于Matlab的数字锁相环的仿真设计 摘要：锁相环是一个能够跟踪输入信号相位变化的闭环自动跟踪系统。它广泛应用于无线电的各个领域，并且，现在已成为通信、雷达、导航、电子仪器等设备中不可缺少的一部分。然而由于锁相环设计的复杂性，用SPICE对锁相环进行仿真，数据量大，仿真时间长，而且需进行多次仿真以提取设计参数，设计周期长。本文借助于Matlab中Simulink仿真软件的灵活性、直观性，在Simulink 中利用仿真模块搭建了全数字锁相环的仿真模型。先借助模拟锁相环直观形象、易于理解的特点，通过锁相环在频率合成方面的应用，先对模拟锁相环进行了仿真，对锁相环的工作原理进行了形象的说明。在模拟锁相环的基础上，重新利用仿真模块搭建了全数字锁相环的仿真模型，通过仿真达到了设计的目的，验证了此全数字锁相环完全能达到模拟锁相环的各项功能要求。 关键词：锁相环，压控振荡器，锁定，Simulink，频率合成，仿真模块 1引言 1932年法国的H.de Bellescize提出同步捡波的理论，首次公开发表了对锁相环路的描述。到1947年，锁相环路第一次应用于电视接收机的水平和垂直扫描的同步。到70年代，随着集成电路技术的发展，逐渐出现集成的环路部件、通用单片集成锁相环路以及多种专用集成锁相环路，锁相环路逐渐变成了一个成本低、使用简便的多功能组件，为锁相技术在更广泛的领域应用提供了条件。锁相环独特的优良性能使其得到了广泛的应用，其被普遍应用于调制解调、频率合成、电视机彩色副载波提取、FM立体声解码等。随着数字技术的发展，相应出现了各种数字锁相环，它们在数字信号传输的载波同步、位同步、相干解调等方面发挥了重要的作用。而Matlab强大的数据处理和图形显示功能以及简单易学的语言形式使Matlab在工程领域得到了非常广泛的应用，特别是在系统建模与仿真方面，Matlab已成为应用最广泛的动态系统仿真软件。利用MATLAB建模可以快速地对锁相环进行仿真进而缩短开发时间。 1.1选题背景与意义 Matlab是英文MATrix LABoratory（矩阵实验室）的缩写。1980年，时任美国新墨西哥大学计算机系主任的Cleve Moler教授在给学生讲授线性代数课程时，为使学生从繁重的数值计算中解放出来，用FORTRAN语言为学生编写了方便使用Linpack和Eispack的接口程序并命名为MATLAB，这便是MATLAB的雏形。经过几年的校际流
三相锁相环及仿真
三相锁相环及仿真Newly compiled on November 23, 2020
2三相电压软件锁相环仿真实现 锁相环有很多种方法，目前在电力电子装置实际应用中常用的锁相环技术是过零比较方式，就是通过硬件电路检测电网电压的过零点来获得相位差的信号，然后用硬件或者软件实现锁相。这种方案原理和结构都很简单，也易于工程上的实现。但是一个工频周期内电网电压只能检测到两个过零点，这限制了锁相环的锁相速度；而且,当电网侧电压中有含有的谐波或这三相不平衡时，这种方法就不能准确的确定基波正序的过零点了，进而而影响了锁相的精度[38]。 为了避免过零点检测方法带来的问题，本文采用三相软件锁相环(SPLL)[39]方法。电压合成矢量u s与d、q轴电压分量 u sd、u sq的关系图如图所示，对于三相电网，电压合成矢量u s的幅值是不变的，则q轴电压分量u sq反映了d轴电压分量u sd与电网电压合成矢量u s的相位关系。从图中可以看出，当u sq<0时，说明d轴超前u s，应该减小同步信号的频率；u sq>0时，说明d 轴滞后u s，此时应该增大同步信号频率；u sq＝0时，说明d轴与u s同相。可见，可以通过控制电网电压q轴分量u sq＝0恒成立，使电网电压合成矢量u s定向于d轴电压分量u sd，实现两者同相位，因此可以得到一个对电压矢量u s进行锁相的方法。 采集得到的压三相对称正弦相电压的瞬时值可以表示为： a m1 b m1 c m1 cos 2 cos() 3 2 cos() 3 u U u U u U θ θπ θπ ? ?= ? ? =- ? ? ? =+ ?? (2-36)式中，θ1=ω1t，为输入相位角，ω1为电网角频率；U m为电网电压幅值。 三相对称电压变换到两相静止坐标系α、β轴电压分量u sα、u sβ，两相静止αβ坐标系再经两相旋转坐标系变换后得到的d、q轴电压分量u sd、u sq可以表示为： sd m1 sq m1 cos() sin() u U u U θθ θθ =- ?? ?=- ?? (2-36) 式中，θ＝ωt，三相电压SPLL的输出相位角，ω输出角频率。 三相电压SPLL控制原理框图如图所示，图中线框里的变换相当于鉴相器，PI 调节器相当于环路滤波器，积分环节相当于压控振荡器。ω1为压控振荡器的固有频率，此处对应于电网额定频率， ω1=100π。通过q轴电压PI不断调节，使输出相位角θ跟随输入相位角θ1变化，即相 位角θ与A相电压相位同步变化。可以看出，SPLL控制原理简单明了，也方便于 采用DSP程序进行编程实现。 图电压矢量相位关系图 为验证三相SPLL控制原理的正确性，在采用DSP软件编程实现之前，本文先进行了仿真验证。图(a)中给出了电网相电压峰值为10V，A相初始相位为0，频率为50HZ时的锁相环仿真波形；图(b)给出了电网相电压峰值为10V，A相初始相位为30o，频率为51HZ时的锁相环仿真波
锁相环应用电路仿真
高频电子线路实训报告锁相环路仿真设计 专业 学生姓名 学号 2015 年 6 月24日
锁相环应用电路仿真 锁相环是一种自动相位控制系统，广泛应用于通信、雷达、导航以及各种测量仪器中。锁相环及其应用电路是“通信电子电路”课程教学中的重点容，但比较抽象，还涉及到新的概念和复杂的数学分析。因此无论是教师授课还是学生理解都比较困难。为此，我们将基于Multisim的锁相环应用仿真电路引入课堂教学和课后实验。实践证明，这些仿真电路可以帮助学生对相关容的理解，并为进行系统设计工作打下良好的基础。锁相环的应用电路很多，这里介绍锁相环调频、鉴频及锁相接收机的Multisim仿真电路。 1.锁相环的仿真模型 首先在Multisim软件中构造锁相环的仿真模型(图1)。基本的锁相环由鉴相器(PD)、环路滤波器(I P)和压控振荡器(VCO)三个部分组成。图中，鉴相器由模拟乘法器A 实现，压控振荡器为V3，环路滤波器由R1、C1构成。环路滤波器的输出通过R2、R3串联分压后加到 压控振荡器的输入端，直流电源V2用来调整压控振荡器的中心频率。仿真模型中，增加R2、R3及的目的就是为了便于调整压控振荡器的中心频率。 图1 锁相环的仿真模型 2.锁相接收机的仿真电路 直接调频电路的振荡器中心频率稳定度较低，而采用晶体振荡器的调频电路，其调频围又太窄。采用锁相环的调频器可以解决这个矛盾。其结构原理如图2所示。
图2 锁相环调频电路的原理框图 实现锁相调频的条件是调制信号的频谱要处于低通滤波器通带之外，也就是说，锁相环路只对慢变化的频率偏移有响应，使压控振荡器的中心频率锁定在稳定度很高的晶振频率上。而随着输人调制信号的变化，振荡频率可以发生很大偏移。 图3 锁相环调频的仿真电路 根据图2建立的仿真电路如图3所示。图中，设置压控振荡器V1在控制电压为0时，输出频率为0；控制电压为5V时，输出频率为50kHz。这样，实际上就选定了压控振荡器的中心频率为25kHz，为此设定直流电压V3为2.5V。调制电压V4通过电阻Rs接到VCO的输人端，R实际上是作为调制信号源V4的阻，这样可以保证加到VCO输人端的电压是低通滤波器的输出电压和调制电压之和，从而满足了原理图的要求。本电路中，相加功能也可以通过一个加法器来完成，但电路要变得相对复杂一些。 VCO输出波形和输人调制电压的关系如图4所示。由图可见，输出信号频率随着输人信号的变化而变化，从而实现了调频功能。
基于FPGA的数字时钟的设计1
基于FPGA 的数字时钟的设计 课 题： 基于FPGA 的数字时钟的设计 学 院： 电气信息工程学院 专 业 ： 测量控制与仪器 班 级 ： 08测控（2）班 姓 名 ： 潘 志 东 学 号 ： 08314239 合作者姓名： 颜志林 2010 年 12 月 12 日
综述 近年来随着数字技术的迅速发展，各种中、大规模集成电路在数字系统、控制系统、信号处理等方面都得到了广泛的应用。这就迫切要求理工科大学生熟悉和掌握常用中、大规模集成电路功能及其在实际中的应用方法，除通过实验教学培养数字电路的基本实验方法、分析问题和故障检查方法以及双踪示波器等常用仪器使用方法等基本电路的基本实验技能外，还必须培养大学生工程设计和组织实验能力。 本次课程设计的目的在于培养学生对基本电路的应用和掌握，使学生在实验原理的指导下，初步具备基本电路的分析和设计能力，并掌握其应用方法；自行拟定实验步骤，检查和排除故障、分析和处理实验结果及撰写实验报告的能力。综合实验的设计目的是培养学生初步掌握小型数字系统的设计能力，包括选择设计方案，进行电路设计、安装、调试等环节，运用所学知识进行工程设计、提高实验技能的实践。数字电子钟是一种计时装置，它具有时、分、秒计时功能和显示时间功能；具有整点报时功能。 本次设计我查阅了大量的文献资料，学到了很多关于数字电路方面的知识，并且更加巩固和掌握了课堂上所学的课本知识，使自己对数字电子技术有了更进一步的认识和了解。
1、课题要求 1.1课程设计的性质与任务 本课程是电子与信息类专业的专业的专业基础必修课——“数字电路”的配套实验课程。目的在于培养学生的理论联系实际，分析和解决问题的能力。通过本课程设计，使学生在理论设计、计算机仿真、指标调测、故障排除等方面得到进一步的训练，加强学生的实践能力。学生通过设计、仿真、调试、撰写设计报告等过程，培养学生的动手能力和严谨的工作作风。 1.2课程设计的基本技术要求 1）根据课题要求，复习巩固数字电路有关专业基础知识； 2）掌握数字电路的设计方法，特别是熟悉模块化的设计思想； 3) 掌握QUARTUS-2软件的使用方法; 4) 熟练掌握EDA工具的使用，特别是原理图输入，波形仿真，能对仿真波形进行分析； 5) 具备EDA技术基础，能够熟练使用VHDL语言进行编程，掌握层次化设计方法; 6) 掌握多功能数字钟的工作原理，学会不同进制计数器及时钟控制电路的设计方法; 7) 能根据设计要求对设计电路进行仿真和测试; 8) 掌握将所设计软件下载到FPGA芯片的下载步骤等等。 9) 将硬件与软件连接起来，调试电路的功能。 1.3课程设计的功能要求 基本功能：能进行正常的时、分、秒计时功能，分别由6个数码管显示24小时，60分钟，60秒钟的计数器显示。 附加功能：1）能利用硬件部分按键实现“校时”“校分”“清零”功能； 2）能利用蜂鸣器做整点报时：当计时到达59’59’’时开始报时，鸣叫时间1秒钟； 3）定时闹铃：本设计中设置的是在七点时进行闹钟功能，鸣叫过程中，能够进行中断闹铃工作。 本人工作：负责软件的编程与波形的仿真分析。 2、方案设计与分析
模拟锁相环实验报告
实验一 模拟锁相环模块 一、实验原理和电路说明 模拟锁相环模块在通信原理综合实验系统中可作为一个独立的模块进行测试。在系统工作中模拟锁相环将接收端的256KHz 时钟锁在发端的256KHz 的时钟上，来获得系统的同步时钟，如HDB3接收的同步时钟及后续电路同步时钟。 f 0=256K H z 64K H z U P 04U P 03B U P 02 U P 01512K H z 分频器÷4 分频器÷8 H D B 3 环路 滤波器 放大器图 2.1.1 模拟锁相环组成框图 T P P 02T E S T 跳线器K P 02V C O T P P 03T P P 06 T P P 04T P P 05 256K b itp s T P P 07带通滤波器 T P P 01 U P 03A 64K H z 该模块主要由模拟锁相环UP01（MC4046）、数字分频器UP02（74LS161）、D 触发器UP04（74LS74）、环路滤波器和由运放UP03（TEL2702）及阻容器件构成的输入带通滤波器（中心频率：256KHz ）组成。在UP01内部有一个振荡器与一个高速鉴相器组成。该模拟锁相环模块的框图见图2.1.1。因来自发端信道的HDB3码为归零码，归零码中含有256KHz 时钟分量，经UP03B 构成中心频率为256KHz 有源带通滤波器后，滤出256KHz 时钟信号，该信号再通过UP03A 放大，然后经UP04A 和UP04B 两个除二分频器（共四分频）变为64KHz 信号，进入UP01鉴相输入A 脚；VCO 输出的512KHz 输出信号经UP02进行八分频变为64KHz 信号，送入UP01的鉴相输入B 脚。经UP01内部鉴相器鉴相之后的误差控制信号经环路滤波器滤波送入UP01的压控振荡器输入端；WP01可以改变模拟锁相环的环路参数。正常时，VCO 锁定在外来的256KHz 频率上。 模拟锁相环模块各跳线开关功能如下：
PLL(锁相环)电路原理及设计 [收藏]
PLL(锁相环)电路原理及设计[收藏] PLL(锁相环)电路原理及设计 在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。 一PLL(锁相环)电路的基本构成 PLL(锁相环)电路的概要 图1所示的为PLL(锁相环)电路的基本方块图。此所使用的基准信号为稳定度很高的晶体振荡电路信号。 此一电路的中心为相位此较器。相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。 (将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。) 利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。 PLL(锁相环)可以使高频率振荡器的频率与基准频率的整数倍的频率相一致。由于，基准振荡器大多为使用晶体振荡器，因此，高频率振荡器的频率稳定度可以与晶体振荡器相比美。 只要是基准频率的整数倍，便可以得到各种频率的输出。 从图1的PLL(锁相环)基本构成中，可以知道其是由VCO，相位比较器，基准频率振荡器，回路滤波器所构成。在此，假设基准振荡器的频率为fr，VCO的频率为fo。 在此一电路中，假设frgt;fo时，也即是VC0的振荡频率fo比fr低时。此时的相位比较器的输出PD 会如图2所示，产生正脉波信号，使VCO的振荡器频率提高。相反地，如果frlt;fo时，会产生负脉波信号。
全数字锁相环设计1
全数字锁相环设计1 全数字锁相环设计 锁相的概念是在19世纪30年代提出的，而且很快在电子学和通信领域中 获得广泛应用。尽管基本锁相环的从开始出现几乎保持原样，但是使用不同的 技术制作及满足不同的应用要求，锁相环的实现对于特定的设计还是蛮大的挑战。 锁相环在通信、雷达、测量和自动化控制等领域应用极为广泛，已经成为 各种电子设备中必不可少的基本部件。随着电子技术向数字化方向发展，需要 采用数字方式实现信号的锁相处理。锁相环技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现 的锁相环相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程 可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及 D/A转换。随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，全数字锁相环必然会在其中得到更为广泛的应用。因此，对全数字锁相环 的研究和应用得到了越来越多的关注。 传统的数字锁相环系统是希望通过采用具有低通特性的环路滤波器，获得 稳定的振荡控制数据。对于高阶全数字锁相环，其数字滤波器常常采用基于 DSP的运算电路。这种结构的锁相环，当环路带宽很窄时，环路滤波器的实现 将需要很大的电路量，这给专用集成电路的应用和片上系统SOC(system on chip)的设计带来一定困难。另一种类型的全数字锁相环是采用脉冲序列低通滤波计数电路作为环路滤波器，如随机徘徊序列滤波器、先N后M序列滤波器等。这些电路通过对鉴相模块产生的相位误差脉冲进行计数运算，获得可控振荡器 模块的振荡控制参数。由于脉冲序列低通滤波计数方法是一个比较复杂的非线 性处理过程，难以进行线性近似，因此，无法采用系统传递函数的分析方法确 定锁相环的设计参数。不能实现对高阶数字锁相环性能指标的解藕控制和分析，无法满足较高的应用需求。