三相锁相环研究

三相同步锁相环研究

1 三相同步锁相环的硬件方案概述

传统锁相环一般采用过零比较方式，其结构如图1所示。

图 1 过零比较方式的锁相环结构框图

该硬件锁相环采用过零比较将输入电压转换为方波，送锁相环芯片，得到电压的相位信息。若要得到一个同相位的标准信号，可将信号信息存储在EPROM、FLASH 等存储芯片中，利用相位信息读出其中数据，经D/A变换即可。

这种方案原理和结构都比较简单，在工程上得到了大量的应用。但采用这种方法时，因为电网电压每个周期只有两个过零点，这就限制了锁相环的锁相速度，而且电网电压本身的畸变以及检测电路中的各种干扰信号使得难以检测过零点，会导致锁相环输出信号产生振荡。

为了避免检测过零点带来的问题，可以利用基于低通滤波器的锁相方法，其原理如图2所示。三相电网电压从三相静止坐标系转换为两相静止坐标系，利用常见的低通滤波器滤除电网中的谐波干扰，然后对信号进行标么化处理，从而得到电网电压的相位，旋转矩阵R用于补偿滤波器所造成的相位滞后。

图 2 基于低通滤波器的锁相环结构框图

对于这种方法而言，在设计低通滤波器时，需要在系统滤波器的鲁棒性和动态响应之间做出折中的选择，较低的截止频率可以抑制系统谐波对相位检测的干扰，但是也相应的降低了系统的响应速度。另外，这种方法需求得反三角函数值，计算速度较慢，尤其在系统频率变动和三相电压不平衡时，对畸变电压的抑制作用弱，因此无法正确锁相[1]。

由以上分析可知，上述的两种硬件锁相方法都存在响应慢和对系统频率发生变化、三相电压不平衡比较敏感等问题，不适宜应用于电网畸变严重、动态响应要求高的场合。

2 三相同步锁相环的软件方法介绍

2.1 三相电压对称下同步锁相环的实现方法

三相电压对称时同步锁相环的系统结构如图3所示。

图 3 三相电压对称时锁相环的基本结构

设一个三相对称系统表示如下：

sin()

2

sin()32

sin()

3a b c v V t v V t v V t ω?ωπ

?ωπ?=+??

?

=-+???

=++?

经过

从a b c --三相到αβ-两相的Clarke 变换和从αβ-两相到d q -两相的Park 变换可得

32sin()111sin()2

22sin()cos()3022

2

sin()3a b c V t v v t C v V t v t v V t αβω?ω?ωπ?ω?ωπ???

+

????-

- ??+??

??

? ?

==-+=

? ? ?

?-+????

?-

???

?

? ?

++ ?

??

( 1 ) cos()sin()sin()sin()cos()cos()sin()cos()d dq q v v t t t t C v v t t t t t t αβωωω?ωωωω?ωω?ω??

'''+-??

??????

??=== ? ? ?

? ?'''--+

-??

????

????+-+ ( 2 ) (2)式中的输出角频率(d dt

θωθ'''=为输出相位），由于完全捕获相位后ω'保持不变，故有t θω''=。

令输入a 相电压相位t θω?=+，则(2)式转化为sin()cos()d q v v θθθθ'-??

??=

? ?'--???? ( 3 )

将PI 调节器接到d v 端，这样就获得了相位差θθ'-的表达式sin()θθ'-，利用这个偏差就能实现系统的反馈控制，在相位差θ?较大时，对输入三相电压进行锁相的过程是一非线性过程，可通过负反馈将d v 调节到足够小，也就能使得θ?达到很小；当相位差θ?较小时，sin()θθθθ''-≈-，进行锁相的过程可近似

为一线性过程，

d v 的大小代表输入电压相位和输出相位之间的差值，d v 经PI 调节器后可视为误差信号ω?，

ω?与一扰动角频率c ω(一般取基波的角频率值，以便在输入掉电的情况下仍能输出基波频率的正弦信号)

相加后得到角频率ω'，该角频率经过一积分环节后得到最终输出相位θ'。由于该系统是Ⅱ型系统(PI 调节器和受控振荡器各带一积分环节)，故能实现系统无静差地跟踪斜坡信号t θω=，即能使得输出相位θ'无静差地复现输入相位θ，实现相位的完全锁定。

图4为三相电压对称时同步锁相环的Simulink 仿真框图。

图 4 三相电压对称时锁相环的Simulink 框图

上图中最左边的Signal 模块为自封装的可编程三相电源模块，可产生三相对称正弦电压，为了与输出角频率和输出相位作对比，Signal 模块也给出了输入电压的角频率和a 相电压的相位。在Signal 模块中，可预先设置三相电压的幅值、频率和相位随时间变化的情况，也可加上谐波等干扰信号。

为了验证该锁相环捕获a 相电压相位的能力，将三相对称电压在0.1t s =时发生各种变化，其仿真结果如图5.1-5.6所示。

图 5.1 t=0.1s 时，频率由50Hz 变为

40Hz

0.06

0.080.1

0.120.140.16-1-0.500.51时间 t

输入三相电压

0.06

0.080.1

0.120.140.16

-1-0.500.51时间 t

a 相电压 & 输出电压

0.06

0.08

0.1

0.120.14

0.16

时间 t

a 相相位 & 输出相位

0.06

0.080.1

0.120.140.16

时间 t

相位误差ε

图 5.2 t=0.1s 时，相位超前45°

图 5.3 t=0.1s 时，幅值降为一半

0.06

0.08

0.1

0.120.14

0.16

-1-0.500.51时间 t

输入三相电压

0.06

0.080.1

0.120.140.16

时间 t

a 相电压 & 输出电压

0.06

0.08

0.1

0.12

0.14

0.16

时间 t

a 相相位 & 输出相位

0.06

0.080.1

0.120.140.16

时间 t

相位误差ε

0.06

0.08

0.1

0.120.14

0.16

-1-0.5

00.51时间 t

输入三相电压

0.06

0.080.1

0.120.140.16

时间 t

a 相电压 & 输出电压

0.06

0.08

0.1

0.12

0.14

0.16

时间 t

a 相相位 & 输出相位

0.06

0.080.1

0.120.140.16

时间 t

相位误差ε

0.06

0.08

0.1

0.120.14

0.16

-101时间 t

输入三相电压

0.06

0.08

0.1

0.120.14

0.16

-101时间 t

a 相电压 & 输出电压

图 5.4 t=0.1s 时，电压向上偏移0.2pu

图 5.5 t=0.1s 时，电压中加50%幅值的5次谐波

图 5.6 t=0.1s 时，三相电压开始不对称

0.06

0.080.1

0.120.140.16

时间 t

a 相相位 & 输出相位

0.06

0.080.1

0.120.140.16

时间 t

相位误差ε

0.06

0.08

0.1

0.120.14

0.16

时间 t

输入三相电压

0.06

0.08

0.1

0.120.14

0.16

-101时间 t

a 相电压 & 输出电压

0.06

0.08

0.1

0.120.14

0.16

时间 t

a 相相位 & 输出相位

0.06

0.08

0.1

0.120.14

0.16

-0.4-0.200.20.4时间 t

相位误差ε

0.06

0.08

0.1

0.120.14

0.16

时间 t

输入三相电压

0.06

0.080.1

0.120.140.16

时间 t

a 相电压 & 输出电压

0.06

0.08

0.1

0.120.14

0.16

0246时间 t

a 相相位 & 输出相位

0.06

0.080.1

0.120.140.16

时间 t

相位误差ε

仿真结果表明：当输入电压发生频率突变、相位突变、幅值突变和电压偏移时，该锁相环能够快速、无静差地重新锁相；当输入电压被谐波污染时，该锁相环有一定的滤波能力，而从相位误差图中可以看出，输出相位在实际相位附近作一定幅度徘徊，说明谐波得到了抑制但没有彻底消除；当三相电压变得不对称时，该锁相环捕获相位存在较大振荡，输出相位与实际相位相差较大，达不到锁相的要求。

2.2 三相电压不对称下同步解耦锁相环的实现方法

由于三相负载不平衡、大容量单相负载的使用、不对称故障和非全相运行、非全换位输电线或紧凑型输电线等问题，常常使得三相电网处于不平衡状态，即造成三相电网电压的幅值、相位不对称。由2.1可知，上面提到的锁相环在三相电压不对称时不能准确的捕获a 相相位，故需要采取别的锁相方法。

为了解决三相电压不对称时的锁相问题，文献[2]提出了基于解耦的锁相环方法。

在三相电网电压不对称时，根据对称分量法，可将电网电压（只考虑基波电压）分解为正序电压分量、负序电压分量和零序电压分量。即：

00

00sin()sin()sin()22sin()sin()sin()33sin()22sin()sin()33a

b c t t v t v V t V

t V

t v t t t ω?ω?ω?ω?πω?πω?ω?ω?πω?π+

-

++

--+-????++ ? ???+?? ?

?

? ? ? ?=+-++-++

? ? ? ? ? ?+ ?

?

??

??

?

?

++++ ?

?

??

??

( 5 ) 上式中，0V V V +-、、分别为正序、负序、零序基波电压的幅值；0???+-、、分别为正序、负序、零序基波电压的初始相位。于是锁相环捕获的相位就为正序电压分量的a 相相位。

式(5)经Clarke 变换可得：

032000sin()sin(),cos()cos()a

b c

v v V t t C v V V v t t V v

αβω?ω?ω?ω?++

+-+-

+

--

-

???=??????++? ?==+? ? ? ? ?-++=

??

????? ????

其中 ( 6 )

再分别经Park 变换和反Park 变换可得：

+00sin()sin()cos()cos()d dq q v v t t C V V v v t t αβω?θω?θω?θω?θ+

+--

++

-

??

''??????+-++==+ ? ? ? ? ?''-+-++????

??

??

( 7 ) 1+00sin()sin()cos()cos()d dq q

v v t t C V V v v t t αβω?θω?θω?θω?θ--+----

+

??''??????

+-++==+ ? ? ? ? ?

''+--++??

??

????

( 8 ) 令t θ

ω?+

+

=+、t θ

ω?-

-

=+，则(7)式和(8)式变为：

+00sin()sin()cos()cos()d q

v V V v θθθθθθθθ+

+--

+

+

-

??''????-+=+ ? ? ? ?''--+????

?? ( 9 )

00sin()sin()cos()cos()d q

v V V v θθθθθθθθ--+-+

--

+

??''????-+=+ ? ? ? ?''--+????

?? ( 10 ) 从式(9)中可以看到d v +中包含我们需要的相位差的表达式s i n ()θθ+

'-，但遗憾的是还含有高频分量

s i n ()θθ'+。我们希望通过某种途径能将此高频分量除去，只留下前一项。为此，定义：

+0sin()cos()d

q v V

V v θθθθ+

++

+

+??

'??- ?== ? ?'--??

?? ( 11 ) 0sin()cos()d

q

v V

V v θθθθ-

--

--

-??

'??- ?== ? ?'-??

??

( 12 ) 为了得到V V +-

和，对式(9)和式(10)作解耦分析，得：

sin(2)sin()cos(2)cos()sin(2)cos(2)sin()sin(2)cos()cos(2)cos(2)sin(2)sin(2)cos(2)d q

v V V V V v V

V

θθθθθθθθθθθθθθθθθθθθθθ+

---+-

+

-

+-

--

+

-

??''''''????-+-+-=+=+ ? ? ? ?''''''-+--+-??

??

??

''??

=+

?''-??

( 13 )

sin(2)sin()cos(2)cos()sin(2)cos(2)sin()sin(2)cos()cos(2)cos(2)sin(2)sin(2)cos(2)d q

v V V V V v V

V

θθθθθθθθθθθθθθθθθθθθθθ-+++-

+

-

+

-+

++

-

+

??''''''????-+-+-=+=+ ? ? ? ?''''''--+---??

??

??

''-??

=+

?''??

( 14 ) 于是

cos(2)sin(2)cos(2)sin(2)sin(2)cos(2)sin(2)cos(2)d

f d d q q f q v v v V

V

v v s v ωθθθθθθθθω-

+++

-

+

+

-

??

??''??''??

?? ?=-=-?

? ? ? ? ? ?'''' ?--+?

??

???????

( 15 ) cos(2)sin(2)cos(2)sin(2)sin(2)cos(2)sin(2)cos(2)d

f d d q

q

f q

v v v V

V

v v s v ωθθθθθθθθω+

---+

-

-

+

??

??''??''--??

?? ?=-=-?

? ? ? ? ? ?'''' ?+?

?

?

???????

( 16 ) 式(15)和式(16)即是对式(9)和式(10)的解耦，这样我们就得到了想要的V V +

-

和。

图6展示了解耦网络的结构框图。 图7展示了解耦锁相环的基本结构框图。 图8展示了解耦锁相环的Simulink 框图。

图9.1-9.6展示了输入三相电压变化情况同2.1一致时的仿真结果。

θd

v

q

v d

v v

图 6 解耦网络的结构图

图 7 解耦锁相环的基本结构

图 8 解耦锁相环的Simulink 框图

图 9.1 t=0.1s 时，频率由50Hz 变为40Hz

图 9.2 t=0.1s 时，相位超前45°

0.06

0.080.1

0.120.140.16

-0.50

0.5

时间 t

相位误差ε

0.06

0.080.1

0.120.140.16

时间 t

输入三相电压0.06

0.080.1

0.120.14

0.16

时间 t

a 相电压 & 输出电压

0.06

0.08

0.1

0.120.140.16

时间 t

a 相相位 & 输出相位

0.06

0.080.1

0.120.140.16

时间 t

输入三相电压

0.06

0.080.1

0.120.14

0.16

时间 t

a 相电压 & 输出电压

0.06

0.08

0.1

0.120.140.16时间 t

a 相相位 & 输出相位

0.06

0.080.1

0.120.140.16

-0.500.51时间 t

相位误差ε

0.06

0.080.1

0.120.140.160.18

时间 t

输入三相电压

0.06

0.080.1

0.120.140.16

0.18

时间 t

a 相电压 & 输出电压

图 9.3 t=0.1s 时，幅值降为一半

图 9.4 t=0.1s 时，电压向上偏移0.2pu

图 9.5 t=0.1s 时，电压中加50%幅值的5次谐波

0.06

0.080.1

0.120.140.160.18

时间 t

a 相相位 & 输出相位

0.06

0.080.1

0.120.140.160.18

-0.50

0.5

时间 t

相位误差ε

0.06

0.08

0.1

0.120.140.16

时间 t 输入三相电压

0.06

0.080.10.120.14

0.16

-1

01时间 t a 相电压 & 输出电压

0.06

0.08

0.1

0.120.14

0.16

时间 t

a 相相位 & 输出相位

0.06

0.080.1

0.120.140.16

-0.50

0.5

时间 t

相位误差ε

0.06

0.08

0.1

0.120.140.16

时间 t 输入三相电压

0.06

0.080.1

0.120.140.16

-1

01时间 t

a 相电压 & 输出电压

0.06

0.08

0.1

0.120.140.16

时间 t

a 相相位 & 输出相位

0.06

0.080.1

0.120.140.16

时间 t

相位误差ε

图 9.6 t=0.1s 时，三相电压开始不对称

对比该锁相环（以下简称解耦锁相环）与2.1节提到的锁相环（以下称基本锁相环），可以得到：解耦锁相环不仅适用于输入三相电压不对称的情形，也适用于三相电压对称的情形。当输入电压发生频率突变、相位突变、幅值突变和电压偏移时，解耦锁相环能够无静差地重新锁相，但捕获相位地速度较慢，动态响应不如基本锁相环；当输入电压被谐波污染时，虽然解耦锁相环也不能彻底消除谐波，但从相位误差图可以看到，振荡幅度要比基本锁相环小的多，滤波能力有较大的增强；当三相电压不对称时，解耦锁相环能够消除误差信号所含的高次谐波，使得锁相环能够无静差地捕获a 相正序相位，成功地解决了基本锁相环不能处理输入三相电压不对称的困难。

参考文献

[ 1 ] 林百娟. 三相电压不平衡条件下锁相环的设计与实现[ D ]. 内蒙古工业大学硕士学位论文. 2009 [ 2 ] Bart Meersman, Jeroen De Kooning, et al. Overview of PLL methods for Distributed Generation units [ J ].

UPEC. 2010, 31( 3 )

0.06

0.08

0.1

0.120.14

0.16

0.18

时间 t

输入三相电压0.06

0.080.1

0.120.140.16

0.18

-2-1

012时间 t

a 相正序电压 & 输出电压

0.06

0.08

0.1

0.120.14

0.16

0.18

时间 t

a 相正序相位 & 输出相位

0.06

0.080.1

0.120.140.160.18

-0.500.51时间 t

相位误差ε

全数字锁相环毕业设计终稿

安徽大学 本科毕业论文（设计、创作） 题目：全数字锁相环的研究与设计 学生姓名：郑义强学号：P3******* 院（系）：电子信息工程学院专业：微电子 入学时间：2011年9月 导师姓名：吴秀龙职称/学位：教授/博士 导师所在单位：安徽大学电子信息工程学院 完成时间：2015 年5月

全数字锁相环的研究与设计 摘要 锁相环路的设计和应用是当今反馈控制技术领域关注的热点，它的结构五花八门，但捕获时间短，抗干扰能力强一直是衡量锁相环性能好坏的一个标准。本文是在阅读了大量国内外关于全数字锁相环的技术文献的基础上，总结了锁相环的发展现状与技术水平，深入分析了全数字锁相环的基本结构与基本原理，利用VHDL语言，采用自上而下的设计方法，设计了一款全数字锁相环.本文主要描述了一种设计一阶全数字锁相环的方法，首先分析了课题研究的意义、锁相环的发展历程研究现状，然后描述了全数字锁相环的各个组成部件，并且详细分析了锁相环鉴相器、变模可逆计数器、加减脉冲电路、除H计数器和除N计数器各个模块的工作原理。接着我们使用了VHDL语句来完成了鉴相器、数字滤波器和数字振荡器的设计，并且分别使用仿真工具MAX＋plus II逐个验证各个模块的功能。最后，将各个模块整合起来，建立了一个一阶全数字锁相环的电路，利用仿真工具MAX＋plus II 验证了它的功能的能否实现，仿真结果与理论分析基本符合。 关键词：全数字锁相环；数字滤波器；数字振荡器；锁定时间

Design and research of ALL Digital Phase-Locked Loop Abstract The design and application of phase-locked loop is the focus of attention in the field of feedback control technology today, phase- locked loop has played a very important and unique role in variety of applications. such as the radar, measurement,communications, etc. All-digital phase-locked loop has its unique advantages. Its structure is varied, but short capture time, small synchronization error, excellent anti-interference ability is the standard measure of performance of a phase-locked loop. On the basis of reading a lot of DPLL technology literature of domestic and abroad, this article summed up the present situation and the development level of phase-locked loop technology, analysis the basic structure and principle of all-digital phase-locked loop in-depth, designed a quick all-digital phase-locked loop by using VHDL language and top-down design approach. In this brief, we presented a way of designing a first-order ALL Digital Phase-Locked Loop (ADPLL) first analyzes the significance of research, the development course of phase-locked loop current research status, and then describes the component parts of all digital phase-locked loop, and detailed analysis of the phase lock loop phase discriminator, reversible counter change mould, add and subtract pulse circuit, in addition to H counter and divide N working principle of each module. Then we use the VHDL statements to complete the phase discriminator, digital filter and the design of the digital oscillator, and using the simulation tool of MAX + plus II one by one to verify the function of each module. Finally, the various modules together, established a first-order digital phase-locked loop circuit, using the simulation tool of MAX + plus II verify the realization of its function, the simulation results and principle Keywords: All Digital Phase-Locked Loop; Digital filter; Digital oscillator, Locking time

基于dq变换的三相软件锁相环设计_图文(精)

第３１卷第４期 电力自动化设备 ＥｌｅｃｔｒｉｃＰｏｗｅｒＡｕｔｏｍａｔｉｏｎＥｑｕｉｐｍｅｎｔ ＶｏＬ３１Ｎｏ．４Ａｐｒ．２０１１ ＠２０１１年４，Ｅｌ 基于由变换的三相软件锁相环设计 吉正华１，韦芬卿２，杨海英１ （１．国电南瑞科技股份有限公司，江苏南京２１００６１； ２．国网电力科学研究院，江苏南京２１０００３） 摘要：针对传统锁相环在电压畸变条件下不能获得准确相位的问题，根据软件锁相环（ＳＰＬＬ）原理．提出了一种基于如坐标变换原理获得ＳＰＬＬ线性化模型，并通过ＰＩ控制实现的新型三相ＳＰＬＬ。在三相电压不平衡时。利用Ｔ／４（Ｔ为三相电压周期）延时计算法实现正、负序分量分离，有效地抑制负序分量对相位的影响。通过仿真实验系统，对提出的控制策略在各种电压畸变及三相电压不平衡条件下进行验证。结果表明，该ＳＰＬＬ的动态响应速度快、稳态性能好。并对电压畸变有很强的抑制作用。关键词：软件锁相环：幽坐标变换；畸变电压；正、负序分量中图分类号：ＴＰ２１４ 文献标识码：Ａ 文章编号：１００６—６０４７（２０１１）０４—０１０４—０３ ０ 引言

２Ⅳ相加后得到实际角频率。最后经过一积分环 节，输出即是电网电压的相位０。整个ＳＰＬＬ过程构成一个反馈，通过ＰＩ达到锁相目的。ＳＰＬＬ原理图如图ｌ所示。 本文基于如坐标变换原理，通过ＰＩ控制，实现三相软件锁相环（ＳＰＬＬ）。但当三相电压不平衡时。负序分量滤波效果不好［１－３＿．因此利用Ｔ／４（ｒ为三相电压周期）延时计算法实现正、负序分量分离。有效抑制负序分量对相位的影响。最后，模拟市电电压畸变和三相电压不平衡的情况下进行仿真实验，实验结果验证该锁相环性能良好。 １ ０ ＳＰＬＬ原理 图１ＳＰＬＬ原理图 Ｆｉｇ．１ ＰｒｉｎｃｉｐｌｅｏｆＳＰＬＬ ＳＰＬＬ基本原理［４．５］是将三相输入电压ＵａＵｂ、Ⅱ。 转换到静止的俚ＪＢ坐标系，然后从静止的ａｐ坐标系转换到与三相电压同步旋转的由坐标系，得到交流电压的直流分量／Ｌｄ、“。。三相静止坐标系到两相静止坐标系下的数学矩阵为 ２ ＳＰＬＬ的控制框图及性能分析 图２为系统控制框图．将锁相误差信号输入ＰＩ

锁相环的基本原理和模型

1.锁相环的基本原理和模型 在并网逆变器系统中，控制器的信号需要与电网电压的信号同步，锁相环通过检测电网电压相位与输出信号相位之差，并形成反馈控制系统来消除误差，达到跟踪电网电压相位和频率的目的。一个基本的锁相环结构如图1-1所示，主要包括鉴相器，环路滤波器，压控振荡器三个部分。 图1-1 基本锁相环结构 鉴相器的主要功能是实现锁相环输出与输入的相位差检测；环路滤波器的主要作用应该是建立输入与输出的动态响应特性，滤波作用是其次；压控振荡器所产生的所需要频率和相位信息。 PLL 的每个部分都是非线性的，但是这样不便于分析设计。因此可以用近似的线性特性来表示PLL 的控制模型。 鉴相器传递函数为：)(Xo Xi Kd Vd -= 压控振荡器可以等效为一个积分环节，因此其传递函数为：S Ko 由于可以采用各种类型不同的滤波器（下文将会讲述），这里仅用)(s F 来表示滤波器的传递函数。 综合以上各个传递函数，我们可以得到，PLL 的开环传递函数，闭环传递函数和误差传递函数分别如下： S s F K K s G d o op )()(=，)()()(s F K K S s F K K s G d o d o cl +=，) ()(s F K K S S s H d o += 上述基本的传递函数就是PLL 设计和分析的基础。 2.鉴相器的实现方法 鉴相器的目的是要尽可能的得到准确的相位误差信息。可以使用线电压的过零检测实现，但是由于在电压畸变的情况下，相位信息可能受到严重影响，因此需要进行额外的信号处理，同时要检测出相位信息，至少需要一个周波的时间，动态响应性能可能受到影响。 一般也可以使用乘法鉴相器。通过将压控振荡器的输出与输入相乘，并经过一定的处理得到相位误差信息。 在实际的并网逆变器应用中还可以在在同步旋转坐标系下进行设计，其基本的目的也是要得的相差的数值。同步旋转坐标系下的控制框图和上图类似，在实际使用中，由于pq 理论在电网电压不平衡或者发生畸变使得性能较差，因而较多的使用dq 变换，将采样得到的三相交流电压信号进行变化后与给定的直流参考电压进行比较。上述两种方法都使用了近似，利用在小角度时正弦函数值约等于其角度，因而会带来误差，这个误差是人为近似导致的误差，与我们要得到的相位误差不是一个概念，最终的我们得到相位误差是要形成压控振荡器的输入信号，在次激励下获得我们所需要的频率和相位信息。 2.1乘法鉴相器

锁相环电路

手机射频部分的关键电路----锁相环电路 锁相坏电路是一种用来消除频率误差为目的反馈控制电路，目前市场销售的手机基本上都是采用这种电路来控制射频电路中的压控振荡器。使其输出准确稳定的振荡频率。如锁相坏(PLL)电路出现故障将导致本振的频率输出不准确，则导致手机无信号。 目前通信终端设备中对频率的稳定采用的是频率合成CSYN技术。频率合成的基本方法有三种：第一种直接频率合成；第二种锁相频率合成(PLL)；第三种直接数字频率合成(DDS)。由于锁相频率合成技术在电路设计方面(简单)，成本方面控制灵敏度方面，频谱纯净度方面等。都要胜于直接频率合成，与直接数字频率合成。所以被移动通信终端设备广范采用。它在手机电路中的作用是控制压控振荡器输出的频率，相位与基准信号的频率，相位保持同步。 锁相坏电路的构成与工作原理： 1、构成：它是由鉴相器(PD)低通滤波器(LPF) 压控振荡器(VCO)三部分组成。 鉴相器：它是一个相位比较器。基准频率信号和压控振荡器输出的取样频率在其内部 进行相位比较，输出误差电压。 低通滤波器：是将鉴相器输出的锁相电压进行滤波，滤除电流中的干扰和高频成分。得到一个纯净的直流控制电压。 压控振荡器：产生手机所要的某一高频频率。 （注：SYNEN、SYNCLK、SYNDATA来自CPU控制分频器，对本振信号进行N次分频）。 当VCO产生手机所须的某一高频频率。一路去混频管，另一路反馈给锁相环，中的分频器进行N次分频。在这里为什么要进行N次分频呢？首先要说明一下基准频率与VCO振荡取样频率在鉴相要满足3个条件。 ①频率相同。②幅度相同。③相位不同。为了满足鉴相条件，所以在电路中设置了分 频器。VCO振荡频率取样信号送入分频器完成N次分频后，得到一个与基准频率相位不同，但频率

全数字锁相环的设计

全数字锁相环的设计 锁相环()技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环()与传统的模拟电路实现的相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需及转换。随着通讯技术、集成电路技术的飞速发展和系统芯片()的深入研究，必然会在其中得到更为广泛的应用。 这里介绍一种采用硬件描述语言设计的方案。 结构及工作原理 一阶的基本结构如图所示。主要由鉴相器、变模可逆计数器、脉冲加减电路和除计数器四部分构成。变模计数器和脉冲加减电路的时钟分别为和。这里是环路中心频率，一般情况下和都是的整数幂。本设计中两个时钟使用相同的系统时钟信号。 图数字锁相环基本结构图 鉴相器 常用的鉴相器有两种类型：异或门()鉴相器和边沿控制鉴相器()，本设计中采用异或门()鉴相器。异或门鉴相器比较输入信号相位和输出信号相位之间的相位差ФФФ，并输出误差信号作为变模可逆计数器的计数方向信号。环路锁定时，为一占空比的方波，此时的绝对相为差为°。因此异或门鉴相器相位差极限为±°。异或门鉴相器工作波形如图所示。

图异或门鉴相器在环路锁定及极限相位差下的波形 变模可逆计数器 变模可逆计数器消除了鉴相器输出的相位差信号中的高频成分，保证环路的性能稳定。变模可逆计数器根据相差信号来进行加减运算。当为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号给脉冲加减电路；当为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号给脉冲加减电路。 脉冲加减电路 脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图所示。 图脉冲加减电路工作波形 除计数器

完整版锁相环工作原理.doc

基本组成和锁相环电路 1、频率合成器电路 频率合成器组成： 频率合成器电路为本机收发电路的频率源，产生接收第一本机信号源和发射电路的发射 信号源，发射信号源主要由锁相环和VCO 电路直接产生。如图3-4 所示。 在现在的移动通信终端中，用于射频前端上下变频的本振源（LO ），在射频电路中起着非常 重要的作用。本振源通常是由锁相环电路（Phase-Locked Loop ）来实现。 2.锁相环： 它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域 3.锁相环基本原理： 锁相环包含三个主要的部分:⑴鉴相器(或相位比较器,记为PD 或 PC):是完成相位比较的单元, 用来比较输入信号和基准信号的之间的相位.它的输出电压正比于两个输入信号之相位差.⑵低通滤波器(LPF): 是个线性电路,其作用是滤除鉴相器输出电压中的高频分量,起平滑滤波的 作用 .通常由电阻、电容或电感等组成，有时也包含运算放大器。⑶压控振荡器（VCO ）：振

荡频率受控制电压控制的振荡器，而振荡频率与控制电压之间成线性关系。在PLL 中，压控振荡器实际上是把控制电压转换为相位。 1、压控振荡器的输出经过采集并分频； 2、和基准信号同时输入鉴相器； 3、鉴相器通过比较上述两个信号的频率差，然后输出一个直流脉冲电压； 4、控制 VCO ，使它的频率改变； 5、这样经过一个很短的时间，VCO的输出就会稳定于某一期望值。 锁相环电路是一种相位负反馈系统。一个完整的锁相环电路是由晶振、鉴相器、R 分频器、N 分频器、压控振荡器（VCO ）、低通滤波器（LFP）构成，并留有数据控制接口。 锁相环电路的工作原理是：在控制接口对R 分频器和N 分频器完成参数配置后。晶振产生 的参考频率（ Fref）经 R 分频后输入到鉴相器，同时VCO 的输出频率（ Fout）也经 N 分频后输入到鉴相器，鉴相器对这两个信号进行相位比较，将比较的相位差以电压或电流的方式 输出，并通过 LFP 滤波，加到 VCO 的调制端，从而控制 VCO 的输出频率，使鉴相器两输入端的 输入频率相等。 锁相环电路的计算公式见公式: Fout=(N/R)Fref 由公式可见，只要合理设置数值N 和 R，就可以通过锁相环电路产生所需要的高频信号。 4.锁相环芯片 锁相环的基准频率为13MHz ，通过内部固定数字频率分频器生成5KHz 或 6.25KHz 的参考频率。 VCO 振荡频率通过IC1 内部的可编程分频器分频后，与基准频率进行相位比较，产 生误差控制信号，去控制VCO，改变VCO的振荡频率，从而使VCO输出的频率满足要求。如图 3-5 所示。 N=F VCO /F R N：分频次数 F VCO： VCO 振荡频率

全数字锁相环的设计

全数字锁相环的设计 锁相环(PLL)技术在众多领域得到了广泛的应用。如信号处理，调制解调，时钟同步，倍频，频率综合等都应用到了锁相环技术。传统的锁相环由模拟电路实现，而全数字锁相环(DPLL)与传统的模拟电路实现的PLL相比，具有精度高且不受温度和电压影响，环路带宽和中心频率编程可调，易于构建高阶锁相环等优点，并且应用在数字系统中时，不需A/D及D/A转换。随着通讯技术、集成电路技术的飞速发展和系统芯片(SoC)的深入研究，DPLL必然会在其中得到更为广泛的应用。 这里介绍一种采用VERILOG硬件描述语言设计DPLL的方案。 DPLL结构及工作原理 一阶DPLL的基本结构如图1所示。主要由鉴相器、K变模可逆计数器、脉冲加减电路和除N计数器四部分构成。K变模计数器和脉冲加减电路的时钟分别为Mfc和2Nfc。这里fc是环路中心频率，一般情况下M和N都是2的整数幂。本设计中两个时钟使用相同的系统时钟信号。 图1 数字锁相环基本结构图 鉴相器 常用的鉴相器有两种类型：异或门(XOR)鉴相器和边沿控制鉴相器(ECPD)，本设计中采用异或门(XOR)鉴相器。异或门鉴相器比较输入信号Fin相位和输出信号Fout相位之间的相位差Фe=Фin-Фout，并输出误差信号Se作为K变模可逆计数器的计数方向信号。环路锁定时，Se为一占空比50%的方波，此时的绝对相为差为90°。因此异或门鉴相器相位差极限为±90°。异或门鉴相器工作波形如图2所示。

图2 异或门鉴相器在环路锁定及极限相位差下的波形 K变模可逆计数器 K变模可逆计数器消除了鉴相器输出的相位差信号Se中的高频成分，保证环路的性能稳定。K变模可逆计数器根据相差信号Se来进行加减运算。当Se 为低电平时，计数器进行加运算，如果相加的结果达到预设的模值，则输出一个进位脉冲信号CARRY给脉冲加减电路；当Se为高电平时，计数器进行减运算，如果结果为零，则输出一个借位脉冲信号BORROW给脉冲加减电路。 脉冲加减电路 脉冲加减电路实现了对输入信号频率和相位的跟踪和调整，最终使输出信号锁定在输入信号的频率和信号上，工作波形如图3所示。 图3 脉冲加减电路工作波形 除N计数器

飞思卡尔锁相环

备战飞思卡尔智能车大赛.开始模块总结. 锁相环设置. 公式: PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1), fbus=PLLCLK/2 void INIT_PLL(void) { CLKSEL &= 0x7f; //选用外部时钟.准备设置锁相环 PLLCTL &= 0x8F; //禁止锁相环 SYNR = 0xc9; //设置SYNR REFDV = 0x81; //设置REFDV PLLCTL |=0x70; //锁相环使能 asm NOP; asm NOP; //两个机器周期缓冲时间 while(!(CRGFLG&0x08)); //等待锁相环锁定 CLKSEL |= 0x80; //设置锁相环为时钟源 } 飞思卡尔XS128的PLL锁相环详细设置说明——关于如何提高总线工作频率PLL锁相环就相当于超频单片机超频的原因和PC机是个一道理。分频的主要原因是外设需要的工作频率往往远低于CPU/MEMORY这也和PC机南北桥的原理类似。总线频率设置过程 1、禁止总中断 2、寄存器CLKSEL(时钟选择寄存器)的第七位置0即CLKSEL_PLLSEL=0。选择时钟源为外部晶振OSCCLK(外接晶振频率)在PLL(锁相环)程序执行前内部总线频率为OSCCLK/2 3. PLLCTL_PLLON=1 打开PLL 4.设置SYNR时钟合成寄存器、REFDV时钟分频寄存器、POSTDIV三个寄存器的参数 5、_asm(nop) _asm(nop);加入两条空指令使锁相环稳定 6、while(!(CRGFLG_LOCK==1));//时钟校正同步 7、CLKSEL_PLLSEL=1; 下面详细说一下频率的计算一、时钟合成寄存器SYNR寄存器结构VCOFRQ[1:0]控制压控振动器VCO的增益默认值为00VCO的频率与VCOFRQ[1:0]对应表

数字锁相环研究

数字锁相环研究 刘飞雪 摘要：全数字锁相环路，所谓全数字化，就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）构成的锁相环路。同步是通信系统中的一个重要实际问题。在数字通信系统中，位同步（又称码元同步）提取是更为重要的一个环节。因为确定了每一个码元的起始时刻，便可以对数字信息做出正确判决。利用全数字锁相环（DPLL）便可以直接从所接收的数字信号中提取位同步信号。用来实现位时钟同步提取的主要是超前—滞后型数字锁相环(LL-DPLL)。本文通过对全数字锁相环的种类及其相应实现功能的研究，确定了对位同步全数字锁相环路的设计方案，设计位同步全数字锁相环各个模块，本文中设计了3个模块，其中第2块包含2个小模块，第3块又包含3 个小模块，用Verilog HDL硬件描述语言对系统中的每个模块进行描述、仿真，然后将三个模块连接成反馈环路系统，使用仿真工具QuartusⅡ6.0进行编译、仿真，调试输出正确波形，最后分析电路性能。 关键词：全数字锁相环路，位同步数字锁相环路，超前-滞后型数字锁相环，数字鉴相器，数字滤波器，数控振荡器 Abstract All Digital Phase-Locked Loop is called because every module is digital. The loop contains these modules such as Digital Phase Discriminator (DPD), Digital Loop Frequency (DLF), Digital Control Oscillator (DCO). The synchronization is the key part of application in communication systems. In the field of digital communication systems, pick-up bit synchronization (also called code synchronization) is a more important part., because the definition of originate time of every code could make correct judgement. The usage of Digital Phase-Locked Loop (DPLL) could pick-up bit synchronous signal from digital signal directly. We use Lead-Lag Digital Phase-Locked Loop (LL-DPLL) to realize bit synchronous clock. This paper first introduced DPLL kinds and function. Then it designed the theory and every modules of DPLL. This paper designed three modules. In it, the second contained 2 modules and the third contained 3 modules. Using Verilog HDL to describe and simulate every module of the system, then connecting these modules to realize the system and using simulator named QuartusⅡ6.0 to compile and simulate correct wave. Key word: DPLL, bit synchronous DPLL, LL-DPLL，DPD, DLF, DCO 第一章绪论 1.1 全数字锁相环的背景及发展状况 锁相环路已经在模拟和数字通信及无线电电子学的各个领域得到了极为广泛的应用。伴随着大规模、超高速数字集成电路的发展及计算机的普遍应用，在传统的模拟锁相环路（APLL）应用领域中，一部分已经被数字锁相环路（DPLL）所取代。从六十年代起，人们就开始对数字锁相环路研究。起初，只是把模拟锁相环路中的部分部件数字化。比如，引进数控振荡器(DCO)代替模拟锁相环路中的压控振荡器(VCO)。这样做的优点是能在不牺牲压控振荡器频率稳定度的情况下，加大频率牵引的范围。从而提高整个环路的工作稳定性和可靠性。另外，用数字集成电路制作的鉴相器非常广泛的被应用在模拟锁相环路中，使环路性能大大提高。 此后，出现了全数字化锁相环。所谓全数字化，就是环路部件全部数字化，采用数字鉴相器（DPD）、数字环路滤波器（DLF）和数控振荡器（DCO）构成的锁相环路。目前，全数字锁相环路的研究日趋成熟，无论在理论研究还是在硬件实现方面，国内外均有大量的文献报道。并已经制成全数字化锁相环路FSK信号解调器、PSK信号解调器、位时钟提取器以及同步载波提取器等。国外已有单片全数字化锁相环路商品。全数字化锁相环路的共同特点是： 它们都具有一切数字系统所特有的显著优点，即电路完全数字化，使用逻辑门电路和触发器电路。因此，

基于FPGA的数字锁相环的设计

目录 第一章绪论..................................... 错误！未定义书签。 1.1锁相环技术的发展及研究现状................................................ 错误！未定义书签。 1.2课题研究意义 ........................................................................... 错误！未定义书签。 1.3本课题的设计内容.................................................................... 错误！未定义书签。第二章 FPGA的设计基础............................ 错误！未定义书签。 2.1硬件设计语言－Verilog HDL.................................................. 错误！未定义书签。 2.2 FPGA的设计流程 ...................................................................... 错误！未定义书签。第三章锁相环的原理. (2) 3.1全数字锁相环基本结构 (3) 3.2全数字锁相环的工作原理 (4) 第四章数字锁相环的设计 (5) 4.1基于FPGA的数字锁相环总体设计方案 (5) 4.2数字鉴相器的设计 (6) 4.3 K变模可逆计数器的设计 (7) 4.4脉冲加减器的设计 (10) 4.5 N分频器的设计 (12) 第五章实验仿真与调试 (14) 5.1数字锁相环的仿真 (14) 5.2数字锁相环的系统实验 (15) 结束语 (19) 参考文献 (20) 附录 (21)

锁相环的组成和工作原理

锁相环的组成和工作原理 时间：2011-11-23 来源：作者： 关键字：锁相环工作原理 1．锁相环的基本组成 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。 锁相环路是一种反馈控制电路，简称锁相环（PLL）。锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。 因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。 锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压uC（t），对振荡器输出信号的频率实施控制。 2．锁相环的工作原理 锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。 鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为： 式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。则模拟乘法器的输出电压uD为： 用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压uC（t）。即uC（t）为：

式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为： 上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，uc（t）为恒定值。当上式不等于零时，说明锁相环的相位还未锁定，输入信号和输出信号的频率不等，uc（t）随时间而变。 因压控振荡器的压控特性如图8-4-3所示，该特性说明压控振荡器的振荡频率ωu以ω0为中心，随输入信号电压uc（t）的变化而变化。该特性的表达式 上式说明当uc（t）随时间而变时，压控振荡器的振荡频率ωu也随时间而变，锁相环进入“频率牵引”，自动跟踪捕捉输入信号的频率，使锁相环进入锁定的状态，并保持ω0=ωi的状态不变。 8．4．2锁相环的应用 1．锁相环在调制和解调中的应用 （1）调制和解调的概念 为了实现信息的远距离传输，在发信端通常采用调制的方法对信号进行调制，收信端接收到信号后必须进行解调才能恢复原信号。 所谓的调制就是用携带信息的输入信号ui来控制载波信号uC的参数，使载波信号的某一个参数随输入信号的变化而变化。载波信号的参数有幅度、频率和位相，所以，调制有调幅（AM）、调频（FM）和调相（PM）三种。 调幅波的特点是频率与载波信号的频率相等，幅度随输入信号幅度的变化而变化；调频波的特点是幅度与载波信号的幅度相等，频率随输入信号幅度的变化而变化；调相波的特点是幅度与载波信号的幅度相等，相位随输入信号幅度的变化而变化。调幅波和调频波的示意图如图8-4-4所示。

基于matlab的二阶锁相环仿真设计

1 绪论 1.1 课题背景及研究意义 在现代集成电路中，锁相环（Phase Locked Loop）是一种广泛应用于模拟、数字及数模混合电路系统中的非常重要的电路模块。该模块用于在通信的接收机中,其作用是对接收到的信号进行处理,并从其中提取某个时钟的相位信息。或者说,对于接收到的信号,仿制一个时钟信号,使得这两个信号从某种角度来看是同步的（或者说,相干的）。其作用是使得电路上的时钟和某一外部时钟的相位同步，用于完成两个信号相位同步的自动控制，即锁相。它是一个闭环的自动控制系统，它将自动频率控制和自动相位控制技术融合，它使我们的世界的一部分有序化，它的输出信号能够自动跟踪输入信号的相位变化，也可以将之称为一个相位差自动跟踪系统，它能够自动跟踪两个信号的相位差，并且靠反馈控制来达到自动调节输出信号相位的目的。其理论原理早在上世纪30年代无线电技术发展的初期就已出现，至今已逐步渗透到各个领域。伴随着空间技术的出现，锁相技术大力发展起来，其应用范围已大大拓宽，覆盖了从通信、雷达、计算机到家用电器等各领域。锁相环在通信和数字系统中可以作为时钟恢复电路应用；在电视和无线通信系统中可以用作频率合成器来选择不同的频道；此外，PLL还可应用于频率调制信号的解调。总之，PLL已经成为许多电子系统的核心部分。 锁相环路种类繁多，大致可分类如下]1[。 1.按输入信号特点分类 [1]恒定输入环路：用于稳频、频率合成等系统。 [2]随动输入环路:用于跟踪解调系统。 2.按环路构成特点分类 [1]模拟锁相环路：环路部件全部采用模拟电路，其中鉴相器为模拟乘法器，该类型的锁相环也被称作线性锁相环。 [2]混合锁相环路：即由模拟和数字电路构成，鉴相器由数字电路构成，如异或门、JK触发器等，而其他模块由模拟电路构成。 [3]全数字锁相环路：即由纯数字电路构成，该类型的锁相环的模块完全由数字电路构成而且不包括任何无源器件，如电阻和电容。 [4]集成锁相环路：环路全部构成部件做在一片集成电路中。

基于Matlab的数字锁相环的仿真设计

基于Matlab的数字锁相环的仿真设计 摘要：锁相环是一个能够跟踪输入信号相位变化的闭环自动跟踪系统。它广泛应用于无线电的各个领域，并且，现在已成为通信、雷达、导航、电子仪器等设备中不可缺少的一部分。然而由于锁相环设计的复杂性，用SPICE对锁相环进行仿真，数据量大，仿真时间长，而且需进行多次仿真以提取设计参数，设计周期长。本文借助于Matlab中Simulink仿真软件的灵活性、直观性，在Simulink 中利用仿真模块搭建了全数字锁相环的仿真模型。先借助模拟锁相环直观形象、易于理解的特点，通过锁相环在频率合成方面的应用，先对模拟锁相环进行了仿真，对锁相环的工作原理进行了形象的说明。在模拟锁相环的基础上，重新利用仿真模块搭建了全数字锁相环的仿真模型，通过仿真达到了设计的目的，验证了此全数字锁相环完全能达到模拟锁相环的各项功能要求。 关键词：锁相环，压控振荡器，锁定，Simulink，频率合成，仿真模块 1引言 1932年法国的H.de Bellescize提出同步捡波的理论，首次公开发表了对锁相环路的描述。到1947年，锁相环路第一次应用于电视接收机的水平和垂直扫描的同步。到70年代，随着集成电路技术的发展，逐渐出现集成的环路部件、通用单片集成锁相环路以及多种专用集成锁相环路，锁相环路逐渐变成了一个成本低、使用简便的多功能组件，为锁相技术在更广泛的领域应用提供了条件。锁相环独特的优良性能使其得到了广泛的应用，其被普遍应用于调制解调、频率合成、电视机彩色副载波提取、FM立体声解码等。随着数字技术的发展，相应出现了各种数字锁相环，它们在数字信号传输的载波同步、位同步、相干解调等方面发挥了重要的作用。而Matlab强大的数据处理和图形显示功能以及简单易学的语言形式使Matlab在工程领域得到了非常广泛的应用，特别是在系统建模与仿真方面，Matlab已成为应用最广泛的动态系统仿真软件。利用MATLAB建模可以快速地对锁相环进行仿真进而缩短开发时间。 1.1选题背景与意义 Matlab是英文MATrix LABoratory（矩阵实验室）的缩写。1980年，时任美国新墨西哥大学计算机系主任的Cleve Moler教授在给学生讲授线性代数课程时，为使学生从繁重的数值计算中解放出来，用FORTRAN语言为学生编写了方便使用Linpack和Eispack的接口程序并命名为MATLAB，这便是MATLAB的雏形。经过几年的校际流

三相锁相环及仿真

三相锁相环及仿真Newly compiled on November 23, 2020

2三相电压软件锁相环仿真实现 锁相环有很多种方法，目前在电力电子装置实际应用中常用的锁相环技术是过零比较方式，就是通过硬件电路检测电网电压的过零点来获得相位差的信号，然后用硬件或者软件实现锁相。这种方案原理和结构都很简单，也易于工程上的实现。但是一个工频周期内电网电压只能检测到两个过零点，这限制了锁相环的锁相速度；而且,当电网侧电压中有含有的谐波或这三相不平衡时，这种方法就不能准确的确定基波正序的过零点了，进而而影响了锁相的精度[38]。 为了避免过零点检测方法带来的问题，本文采用三相软件锁相环(SPLL)[39]方法。电压合成矢量u s与d、q轴电压分量 u sd、u sq的关系图如图所示，对于三相电网，电压合成矢量u s的幅值是不变的，则q轴电压分量u sq反映了d轴电压分量u sd与电网电压合成矢量u s的相位关系。从图中可以看出，当u sq<0时，说明d轴超前u s，应该减小同步信号的频率；u sq>0时，说明d 轴滞后u s，此时应该增大同步信号频率；u sq＝0时，说明d轴与u s同相。可见，可以通过控制电网电压q轴分量u sq＝0恒成立，使电网电压合成矢量u s定向于d轴电压分量u sd，实现两者同相位，因此可以得到一个对电压矢量u s进行锁相的方法。 采集得到的压三相对称正弦相电压的瞬时值可以表示为： a m1 b m1 c m1 cos 2 cos() 3 2 cos() 3 u U u U u U θ θπ θπ ? ?= ? ? =- ? ? ? =+ ?? (2-36)式中，θ1=ω1t，为输入相位角，ω1为电网角频率；U m为电网电压幅值。 三相对称电压变换到两相静止坐标系α、β轴电压分量u sα、u sβ，两相静止αβ坐标系再经两相旋转坐标系变换后得到的d、q轴电压分量u sd、u sq可以表示为： sd m1 sq m1 cos() sin() u U u U θθ θθ =- ?? ?=- ?? (2-36) 式中，θ＝ωt，三相电压SPLL的输出相位角，ω输出角频率。 三相电压SPLL控制原理框图如图所示，图中线框里的变换相当于鉴相器，PI 调节器相当于环路滤波器，积分环节相当于压控振荡器。ω1为压控振荡器的固有频率，此处对应于电网额定频率， ω1=100π。通过q轴电压PI不断调节，使输出相位角θ跟随输入相位角θ1变化，即相 位角θ与A相电压相位同步变化。可以看出，SPLL控制原理简单明了，也方便于 采用DSP程序进行编程实现。 图电压矢量相位关系图 为验证三相SPLL控制原理的正确性，在采用DSP软件编程实现之前，本文先进行了仿真验证。图(a)中给出了电网相电压峰值为10V，A相初始相位为0，频率为50HZ时的锁相环仿真波形；图(b)给出了电网相电压峰值为10V，A相初始相位为30o，频率为51HZ时的锁相环仿真波

基于FPGA的三相锁相环实现_舒泽亮

电力电子技术ＰｏｗｅｒＥｌｅｃｔｒｏｎｉｃｓ 第３９卷第６期２００５年１２月 Ｖｏｌ．３９，Ｎｏ．６Ｄｅｃｅｍｂｅｒ，２００５ １引言 电力系统广泛应用的柔性交流输电系统（Ｆｌｅｘ－ ｉｂｌｅＡＣＴｒａｎｓｍｉｓｓｉｏｎＳｙｓｔｅｍｓ， 简称ＦＡＣＴＳ），如静止无功发生器（ＳＶＧ）、有源电力滤波器（ＡＰＦ） 、不间断电源（ＵＰＳ） 等，要求准确实时的系统电压相位信息，因此相位跟踪系统是上述系统重要的组成部分［１］。常用的相位跟踪系统采用过零比较锁相环（ＰＬＬ），它通过检测过零点来计算相位。由于过零点在每半个周期只出现一次，两点间不能获得相位信息，且过零点对谐波、不对称等干扰非常敏感，所以获得的检测结果，其 动静态特性差，误差大［２］。三相ＰＬＬ利用ｄ，ｑ坐标变换 检测相位和频率信息，动态特性较理想，能够满足实时性要求，对不对称、谐波也有较好的抗干扰能力。文 献［３］分析了电压存在不对称、 谐波、偏移等干扰时，对三相ＰＬＬ检测相位误差的影响。通过分离正序分量和负序分量，反馈正序电压分量表明，三相ＰＬＬ能够 获得更好的性能［４］， 但其算法比较复杂，一般采用ＤＳＰ技术以软件方式实现［５］。采用这种方法的优点比较灵活，但占用ＣＰＵ的时间多，性能受限。基于现场可编 程门阵列（ＦＰＧＡ） 硬件实现三相ＰＬＬ算法是一种全新的设计思想，它以纯硬件的方式并行处理，不占用 ＣＰＵ资源， 只要合理的设计就能使系统达到很高的性能。用户可根据需要对ＦＰＧＡ进行重新编程，在最短时间内，以较低的成本设计出自己的专用集成电路。 本文对三相ＰＬＬ的系统原理和基于ＦＰＧＡ实现的控制算法问题进行了研究。按照模块化的设计思想，采用ＶｅｒｉｌｏｇＨＤＬ语言设计出ｄ，ｑ坐标变换、ＰＩ调 节器、压控振荡器（ＶＣＯ）模块、ＡＤＣ驱动、ＳＰＷＭ输 出、键盘接口等模块。控制器在Ａｌｔｅｒａ公司ＣｙｃｌｏｎｅＥＰ１Ｃ６Ｑ２４０Ｃ８芯片的试验板上得到了验证。如果 ＦＰＧＡ中集成了应用系统的其它控制算法， 就能实现真正的片上系统，这种方式将成为下一代高性能ＦＡＣＴＳ装置控制器设计的一个新趋势。 ２三相ＰＬＬ基本工作原理 图１示出三相ＰＬＬ在离散时间域的结构。将电压采样信号ｕａ，ｕｂ，ｕｃ归一化为： ｕａ，ｂ，ｃ＝ｕａｕｂｕｃ!""#$%%&＝ｓｉｎθ ′ｓｉｎθ′－２３’(πｓｉｎθ′ ＋２３’) π!""""# $%%%%&（１）基于ＦＰＧＡ的三相锁相环实现 舒泽亮，郭育华，汤坚 （西南交通大学，四川成都６１００３１） 摘要：提出一种基于可编程逻辑阵列（ＦＰＧＡ）实现三相锁相环（ＰＬＬ）控制器的全数字化方案。在单片ＦＰＧＡ中，采用硬件描述语言ＶｅｒｉｌｏｇＨＤＬ实现了包括ｄ，ｑ坐标变换、ＰＩ调节器、压控振荡器（ＶＣＯ）模块及其它实验用模块的三相锁相环控制算法。基于Ｓｉｍｕｌｉｎｋ的仿真结果显示， 在三相电压频率突变时，三相锁相环对输入信号频率和相位锁定时间小于两个基波周期的，稳态误差小。基于ＦＰＧＡ硬件逻辑实现的三相锁相环控制器实验结果表明，在三相电压畸变的输入下，动态和静态特性良好，对非线性负载和测量引起的谐波、直流偏移等干扰也不敏感，这种控制器能够满足柔性速度系统（ＦＡＣＴＳ） 装置对电压和相位信息实时性和准确性的要求。关键词：变换器；控制器；锁相环控制／现场可编程门阵列中图分类号：ＴＭ７６ 文献标识码：Ａ 文章编号：１０００－１００Ｘ（２００５）０６－０１２６－０３ ＩｍｐｌｅｍｅｎｔａｔｉｏｎｏｆＦＰＧＡｂａｓｅｄＴｈｒｅｅＰｈａｓｅＰｈａｓｅ－ＬｏｃｋｅｄＬｏｏｐＳｙｓｔｅｍ ＳＨＵＺｅ－ｌｉａｎｇ，ＧＵＯＹｕ－ｈｕａ，ＴＡＮＧＪｉａｎ （ＳｏｕｔｈｗｅｓｔＪｉａｏｔｏｎｇＵｎｉｖｅｒｓｉｔｙ，Ｃｈｅｎｇｄｕ６１００３１，Ｃｈｉｎａ） Ａｂｓｔｒａｃｔ：Ａｆｕｌｌｙｄｉｇｉｔｉｚｅｄｈａｒｄｗａｒｅｄｅｓｉｇｎｓｃｈｅｍｅｏｆｔｈｒｅｅｐｈａｓｅｐｈａｓｅ－ｌｏｃｋｅｄｌｏｏｐｃｏｎｔｒｏｌｌｅｒｂａｓｅｏｎａｆｉｅｌｄｐｒｏ－ｇｒａｍｍａｂｌｅｇａｔｅａｒｒａｙｓ（ＦＰＧＡ）ｉｓｐｒｅｓｅｎｔｅｄ．Ｔｈｉｓｓｃｈｅｍｅｉｎｔｅｇｒａｔｅｄｄ，ｑｔｒａｎｓｆｏｒｍａｔｉｏｎ，ＰＩｃｏｎｔｒｏｌｌｅｒ，ＶＣＯｍｏｄｕｌｅａｎｄｏｔｈｅｒｔｅｓｔｍｏｄｕｌｅｓｗｈｉｃｈｗｅｒｅａｌｌｗｒｉｔｔｅｎｉｎＶｅｒｉｌｏｇＨＤＬ．ＳｉｍｕｌａｔｉｏｎｒｅｓｕｌｔｓｂａｓｅｄｏｎＳｉｍｕｌｉｎｋｉｎｄｉｃａｔｅｔｈｅｔｈｒｅｅ－ｐｈａｓｅＰＬＬｃｏｎｔｒｏｌｌｅｒｃａｎｌｏｃｋｔｈｅｐｈａｓｅａｎｄｆｒｅｑｕｅｎｃｙｗｉｔｈｉｎｔｗｏｂａｓｉｃｐｅｒｉｏｄｓ．ＥｘｐｅｒｉｍｅｎｔａｌｒｅｓｕｌｔｓｖｅｒｉｆｙｔｈｉｓｃｏｎｔｒｏｌｌｅｒｂａｓｅｏｎＦＰＧＡｃａｎｐｒｏｖｉｄｅｓｓａｔｉｓｆｉｅｄｄｙｎａｍｉｃａｎｄｓｔａｔｉｃｐｅｒｆｏｒｍａｎｃｅｓｕｎｄｅｒａｂｅｒｒａｎｔｔｈｒｅｅｐｈａｓｅｖｏｌｔａｇｅｉｎｐｕｔｓａｎｄｈａｓｍｉｎｓｅｎｓｉ－ｔｉｖｅｗｉｔｈｈａｒｍｏｎｉｃｓａｎｄｕｎｂａｌａｎｃｅｄｖｏｌｔａｇｅｃａｕｓｅｄｂｙｔｈｅｎｏｎｌｉｎｅａｒｌｏａｄｃｏｎｄｉｔｉｏｎｓａｎｄｍｅａｓｕｒｅｍｅｎｔｅｒｒｏｒｓ．ＴｈｅｃｏｎｔｒｏｌｌｅｒｃａｎｓａｔｉｓｆｙｔｈｅＦｌｅｘｉｂｌｅＡＣＴｒａｎｓｍｉｓｓｉｏｎＳｙｓｔｅｍ（ＦＡＣＴＳ）ｅｑｕｉｐｍｅｎｔｓｗｉｔｈｒｅａｌｔｉｍｅａｎｄａｃｃｕｒａｃｙｒｅｑｕｉｒｅ－ｍｅｎｔｓ． Ｋｅｙｗｏｒｄｓ： ｃｏｎｖｅｒｔｅｒ；ｃｏｎｔｒｏｌｌｅｒ；ｐｈａｓｅ－ｌｏｃｋｅｄｌｏｏｐｃｏｎｔｒｏｌ／ＦＰＧＡ定稿日期：２００５－０２－１９ 作者简介：舒泽亮（１９７９－） ，男，四川德阳人，博士研究生，研究方向为电力系统补偿装置及其控制技术。 １２６